Drop trailing whitespace in various PDs.
authorUwe Hermann <uwe@hermann-uwe.de>
Tue, 6 Jun 2017 09:51:04 +0000 (11:51 +0200)
committerUwe Hermann <uwe@hermann-uwe.de>
Tue, 6 Jun 2017 09:51:04 +0000 (11:51 +0200)
decoders/arm_itm/__init__.py
decoders/midi/pd.py
decoders/qi/pd.py
decoders/tca6408a/pd.py

index 3529c2c9066b24e06f772d50a9dfee41165f220f..1733d36d0b07816eba93ede3be923fd43d0293b5 100644 (file)
@@ -18,7 +18,7 @@
 ##
 
 '''
-This decoder stacks on top of the 'uart' or 'arm_tpiu' PD and decodes the 
+This decoder stacks on top of the 'uart' or 'arm_tpiu' PD and decodes the
 ARM Cortex-M processor trace data from Instrumentation Trace Macroblock.
 '''
 
index 99b63b09c441d997c6569d6acf884f2ac3f641ed..21c402477cc392cc3f55a3f1b9c6a77c1845a692 100644 (file)
@@ -2,7 +2,7 @@
 ## This file is part of the libsigrokdecode project.
 ##
 ## Copyright (C) 2013-2016 Uwe Hermann <uwe@hermann-uwe.de>
-## Copyright (C) 2016 Chris Dreher <chrisdreher@hotmail.com> 
+## Copyright (C) 2016 Chris Dreher <chrisdreher@hotmail.com>
 ##
 ## This program is free software; you can redistribute it and/or modify
 ## it under the terms of the GNU General Public License as published by
index 9782ee5afb5dd3758e2b40e2a64e52dca9d1b8a7..0c880dd217ae60028655a16560a09aa31491a2d8 100644 (file)
@@ -146,7 +146,7 @@ class Decoder(srd.Decoder):
                        'C: PC = %d MP = %d P = %d C = %d WS = %d WO = %d' %
                        (powerclass, maxpower, prop, count, winsize, winoff),
                        'Configuration', 'C'])
-        elif self.packet[0] == 0x71: # Identification 
+        elif self.packet[0] == 0x71: # Identification
             version = '%d.%d' % ((self.packet[1] & 0xf0) >> 4, self.packet[1] & 0x0f)
             mancode = '%02x%02x' % (self.packet[2], self.packet[3])
             devid = '%02x%02x%02x%02x' % (self.packet[4] & ~0x80,
index 6d4be72d298f91e53f6b4e7e87c60429ef3e9595..9fa9d23b095bb47f505be091da4e341c34916204 100644 (file)
@@ -91,7 +91,7 @@ class Decoder(srd.Decoder):
                 return
             self.state = 'GET SLAVE ADDR'
         elif self.state == 'GET SLAVE ADDR':
-            self.chip = databyte  
+            self.chip = databyte
             self.state = 'GET REG ADDR'
         elif self.state == 'GET REG ADDR':
             # Wait for a data write (master selects the slave register).