spi: Create the out_bitrate annotation unconditionally
[libsigrokdecode.git] / decoders / spi / pd.py
1 ##
2 ## This file is part of the libsigrokdecode project.
3 ##
4 ## Copyright (C) 2011 Gareth McMullin <gareth@blacksphere.co.nz>
5 ## Copyright (C) 2012-2014 Uwe Hermann <uwe@hermann-uwe.de>
6 ##
7 ## This program is free software; you can redistribute it and/or modify
8 ## it under the terms of the GNU General Public License as published by
9 ## the Free Software Foundation; either version 2 of the License, or
10 ## (at your option) any later version.
11 ##
12 ## This program is distributed in the hope that it will be useful,
13 ## but WITHOUT ANY WARRANTY; without even the implied warranty of
14 ## MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
15 ## GNU General Public License for more details.
16 ##
17 ## You should have received a copy of the GNU General Public License
18 ## along with this program; if not, see <http://www.gnu.org/licenses/>.
19 ##
20
21 import sigrokdecode as srd
22 from collections import namedtuple
23
24 Data = namedtuple('Data', ['ss', 'es', 'val'])
25
26 '''
27 OUTPUT_PYTHON format:
28
29 Packet:
30 [<ptype>, <data1>, <data2>]
31
32 <ptype>:
33  - 'DATA': <data1> contains the MOSI data, <data2> contains the MISO data.
34    The data is _usually_ 8 bits (but can also be fewer or more bits).
35    Both data items are Python numbers (not strings), or None if the respective
36    channel was not supplied.
37  - 'BITS': <data1>/<data2> contain a list of bit values in this MOSI/MISO data
38    item, and for each of those also their respective start-/endsample numbers.
39  - 'CS-CHANGE': <data1> is the old CS# pin value, <data2> is the new value.
40    Both data items are Python numbers (0/1), not strings. At the beginning of
41    the decoding a packet is generated with <data1> = None and <data2> being the
42    initial state of the CS# pin or None if the chip select pin is not supplied.
43  - 'TRANSFER': <data1>/<data2> contain a list of Data() namedtuples for each
44    byte transferred during this block of CS# asserted time. Each Data() has
45    fields ss, es, and val.
46
47 Examples:
48  ['CS-CHANGE', None, 1]
49  ['CS-CHANGE', 1, 0]
50  ['DATA', 0xff, 0x3a]
51  ['BITS', [[1, 80, 82], [1, 83, 84], [1, 85, 86], [1, 87, 88],
52            [1, 89, 90], [1, 91, 92], [1, 93, 94], [1, 95, 96]],
53           [[0, 80, 82], [1, 83, 84], [0, 85, 86], [1, 87, 88],
54            [1, 89, 90], [1, 91, 92], [0, 93, 94], [0, 95, 96]]]
55  ['DATA', 0x65, 0x00]
56  ['DATA', 0xa8, None]
57  ['DATA', None, 0x55]
58  ['CS-CHANGE', 0, 1]
59  ['TRANSFER', [Data(ss=80, es=96, val=0xff), ...],
60               [Data(ss=80, es=96, val=0x3a), ...]]
61 '''
62
63 # Key: (CPOL, CPHA). Value: SPI mode.
64 # Clock polarity (CPOL) = 0/1: Clock is low/high when inactive.
65 # Clock phase (CPHA) = 0/1: Data is valid on the leading/trailing clock edge.
66 spi_mode = {
67     (0, 0): 0, # Mode 0
68     (0, 1): 1, # Mode 1
69     (1, 0): 2, # Mode 2
70     (1, 1): 3, # Mode 3
71 }
72
73 class ChannelError(Exception):
74     pass
75
76 class Decoder(srd.Decoder):
77     api_version = 3
78     id = 'spi'
79     name = 'SPI'
80     longname = 'Serial Peripheral Interface'
81     desc = 'Full-duplex, synchronous, serial bus.'
82     license = 'gplv2+'
83     inputs = ['logic']
84     outputs = ['spi']
85     channels = (
86         {'id': 'clk', 'name': 'CLK', 'desc': 'Clock'},
87     )
88     optional_channels = (
89         {'id': 'miso', 'name': 'MISO', 'desc': 'Master in, slave out'},
90         {'id': 'mosi', 'name': 'MOSI', 'desc': 'Master out, slave in'},
91         {'id': 'cs', 'name': 'CS#', 'desc': 'Chip-select'},
92     )
93     options = (
94         {'id': 'cs_polarity', 'desc': 'CS# polarity', 'default': 'active-low',
95             'values': ('active-low', 'active-high')},
96         {'id': 'cpol', 'desc': 'Clock polarity', 'default': 0,
97             'values': (0, 1)},
98         {'id': 'cpha', 'desc': 'Clock phase', 'default': 0,
99             'values': (0, 1)},
100         {'id': 'bitorder', 'desc': 'Bit order',
101             'default': 'msb-first', 'values': ('msb-first', 'lsb-first')},
102         {'id': 'wordsize', 'desc': 'Word size', 'default': 8},
103     )
104     annotations = (
105         ('miso-data', 'MISO data'),
106         ('mosi-data', 'MOSI data'),
107         ('miso-bits', 'MISO bits'),
108         ('mosi-bits', 'MOSI bits'),
109         ('warnings', 'Human-readable warnings'),
110     )
111     annotation_rows = (
112         ('miso-data', 'MISO data', (0,)),
113         ('miso-bits', 'MISO bits', (2,)),
114         ('mosi-data', 'MOSI data', (1,)),
115         ('mosi-bits', 'MOSI bits', (3,)),
116         ('other', 'Other', (4,)),
117     )
118     binary = (
119         ('miso', 'MISO'),
120         ('mosi', 'MOSI'),
121     )
122
123     def __init__(self):
124         self.reset()
125
126     def reset(self):
127         self.samplerate = None
128         self.bitcount = 0
129         self.misodata = self.mosidata = 0
130         self.misobits = []
131         self.mosibits = []
132         self.misobytes = []
133         self.mosibytes = []
134         self.ss_block = -1
135         self.samplenum = -1
136         self.ss_transfer = -1
137         self.cs_was_deasserted = False
138         self.have_cs = self.have_miso = self.have_mosi = None
139
140     def start(self):
141         self.out_python = self.register(srd.OUTPUT_PYTHON)
142         self.out_ann = self.register(srd.OUTPUT_ANN)
143         self.out_binary = self.register(srd.OUTPUT_BINARY)
144         self.out_bitrate = self.register(srd.OUTPUT_META,
145                 meta=(int, 'Bitrate', 'Bitrate during transfers'))
146         self.bw = (self.options['wordsize'] + 7) // 8
147
148     def metadata(self, key, value):
149        if key == srd.SRD_CONF_SAMPLERATE:
150             self.samplerate = value
151
152     def putw(self, data):
153         self.put(self.ss_block, self.samplenum, self.out_ann, data)
154
155     def putdata(self):
156         # Pass MISO and MOSI bits and then data to the next PD up the stack.
157         so = self.misodata if self.have_miso else None
158         si = self.mosidata if self.have_mosi else None
159         so_bits = self.misobits if self.have_miso else None
160         si_bits = self.mosibits if self.have_mosi else None
161
162         if self.have_miso:
163             ss, es = self.misobits[-1][1], self.misobits[0][2]
164             bdata = so.to_bytes(self.bw, byteorder='big')
165             self.put(ss, es, self.out_binary, [0, bdata])
166         if self.have_mosi:
167             ss, es = self.mosibits[-1][1], self.mosibits[0][2]
168             bdata = si.to_bytes(self.bw, byteorder='big')
169             self.put(ss, es, self.out_binary, [1, bdata])
170
171         self.put(ss, es, self.out_python, ['BITS', si_bits, so_bits])
172         self.put(ss, es, self.out_python, ['DATA', si, so])
173
174         if self.have_miso:
175             self.misobytes.append(Data(ss=ss, es=es, val=so))
176         if self.have_mosi:
177             self.mosibytes.append(Data(ss=ss, es=es, val=si))
178
179         # Bit annotations.
180         if self.have_miso:
181             for bit in self.misobits:
182                 self.put(bit[1], bit[2], self.out_ann, [2, ['%d' % bit[0]]])
183         if self.have_mosi:
184             for bit in self.mosibits:
185                 self.put(bit[1], bit[2], self.out_ann, [3, ['%d' % bit[0]]])
186
187         # Dataword annotations.
188         if self.have_miso:
189             self.put(ss, es, self.out_ann, [0, ['%02X' % self.misodata]])
190         if self.have_mosi:
191             self.put(ss, es, self.out_ann, [1, ['%02X' % self.mosidata]])
192
193     def reset_decoder_state(self):
194         self.misodata = 0 if self.have_miso else None
195         self.mosidata = 0 if self.have_mosi else None
196         self.misobits = [] if self.have_miso else None
197         self.mosibits = [] if self.have_mosi else None
198         self.bitcount = 0
199
200     def cs_asserted(self, cs):
201         active_low = (self.options['cs_polarity'] == 'active-low')
202         return (cs == 0) if active_low else (cs == 1)
203
204     def handle_bit(self, miso, mosi, clk, cs):
205         # If this is the first bit of a dataword, save its sample number.
206         if self.bitcount == 0:
207             self.ss_block = self.samplenum
208             self.cs_was_deasserted = \
209                 not self.cs_asserted(cs) if self.have_cs else False
210
211         ws = self.options['wordsize']
212         bo = self.options['bitorder']
213
214         # Receive MISO bit into our shift register.
215         if self.have_miso:
216             if bo == 'msb-first':
217                 self.misodata |= miso << (ws - 1 - self.bitcount)
218             else:
219                 self.misodata |= miso << self.bitcount
220
221         # Receive MOSI bit into our shift register.
222         if self.have_mosi:
223             if bo == 'msb-first':
224                 self.mosidata |= mosi << (ws - 1 - self.bitcount)
225             else:
226                 self.mosidata |= mosi << self.bitcount
227
228         # Guesstimate the endsample for this bit (can be overridden below).
229         es = self.samplenum
230         if self.bitcount > 0:
231             if self.have_miso:
232                 es += self.samplenum - self.misobits[0][1]
233             elif self.have_mosi:
234                 es += self.samplenum - self.mosibits[0][1]
235
236         if self.have_miso:
237             self.misobits.insert(0, [miso, self.samplenum, es])
238         if self.have_mosi:
239             self.mosibits.insert(0, [mosi, self.samplenum, es])
240
241         if self.bitcount > 0 and self.have_miso:
242             self.misobits[1][2] = self.samplenum
243         if self.bitcount > 0 and self.have_mosi:
244             self.mosibits[1][2] = self.samplenum
245
246         self.bitcount += 1
247
248         # Continue to receive if not enough bits were received, yet.
249         if self.bitcount != ws:
250             return
251
252         self.putdata()
253
254         # Meta bitrate.
255         if self.samplerate:
256             elapsed = 1 / float(self.samplerate)
257             elapsed *= (self.samplenum - self.ss_block + 1)
258             bitrate = int(1 / elapsed * ws)
259             self.put(self.ss_block, self.samplenum, self.out_bitrate, bitrate)
260
261         if self.have_cs and self.cs_was_deasserted:
262             self.putw([4, ['CS# was deasserted during this data word!']])
263
264         self.reset_decoder_state()
265
266     def find_clk_edge(self, miso, mosi, clk, cs, first):
267         if self.have_cs and (first or self.matched[self.have_cs]):
268             # Send all CS# pin value changes.
269             oldcs = None if first else 1 - cs
270             self.put(self.samplenum, self.samplenum, self.out_python,
271                      ['CS-CHANGE', oldcs, cs])
272
273             if self.cs_asserted(cs):
274                 self.ss_transfer = self.samplenum
275                 self.misobytes = []
276                 self.mosibytes = []
277             else:
278                 self.put(self.ss_transfer, self.samplenum, self.out_python,
279                     ['TRANSFER', self.mosibytes, self.misobytes])
280
281             # Reset decoder state when CS# changes (and the CS# pin is used).
282             self.reset_decoder_state()
283
284         # We only care about samples if CS# is asserted.
285         if self.have_cs and not self.cs_asserted(cs):
286             return
287
288         # Ignore sample if the clock pin hasn't changed.
289         if first or not self.matched[0]:
290             return
291
292         # Sample data on rising/falling clock edge (depends on mode).
293         mode = spi_mode[self.options['cpol'], self.options['cpha']]
294         if mode == 0 and clk == 0:   # Sample on rising clock edge
295             return
296         elif mode == 1 and clk == 1: # Sample on falling clock edge
297             return
298         elif mode == 2 and clk == 1: # Sample on falling clock edge
299             return
300         elif mode == 3 and clk == 0: # Sample on rising clock edge
301             return
302
303         # Found the correct clock edge, now get the SPI bit(s).
304         self.handle_bit(miso, mosi, clk, cs)
305
306     def decode(self):
307         # The CLK input is mandatory. Other signals are (individually)
308         # optional. Yet either MISO or MOSI (or both) must be provided.
309         # Tell stacked decoders when we don't have a CS# signal.
310         if not self.has_channel(0):
311             raise ChannelError('Either MISO or MOSI (or both) pins required.')
312         self.have_miso = self.has_channel(1)
313         self.have_mosi = self.has_channel(2)
314         if not self.have_miso and not self.have_mosi:
315             raise ChannelError('Either MISO or MOSI (or both) pins required.')
316         self.have_cs = self.has_channel(3)
317         if not self.have_cs:
318             self.put(0, 0, self.out_python, ['CS-CHANGE', None, None])
319
320         # We want all CLK changes. We want all CS changes if CS is used.
321         # Map 'have_cs' from boolean to an integer index. This simplifies
322         # evaluation in other locations.
323         wait_cond = [{0: 'e'}]
324         if self.have_cs:
325             self.have_cs = len(wait_cond)
326             wait_cond.append({3: 'e'})
327
328         # "Pixel compatibility" with the v2 implementation. Grab and
329         # process the very first sample before checking for edges. The
330         # previous implementation did this by seeding old values with
331         # None, which led to an immediate "change" in comparison.
332         (clk, miso, mosi, cs) = self.wait({})
333         self.find_clk_edge(miso, mosi, clk, cs, True)
334
335         while True:
336             (clk, miso, mosi, cs) = self.wait(wait_cond)
337             self.find_clk_edge(miso, mosi, clk, cs, False)