decoders/can/pd.py

   1 ##
   2 ## This file is part of the libsigrokdecode project.
   3 ##
   4 ## Copyright (C) 2012-2013 Uwe Hermann <uwe@hermann-uwe.de>
   5 ## Copyright (C) 2019 Stephan Thiele <stephan.thiele@mailbox.org>
   6 ##
   7 ## This program is free software; you can redistribute it and/or modify
   8 ## it under the terms of the GNU General Public License as published by
   9 ## the Free Software Foundation; either version 2 of the License, or
  10 ## (at your option) any later version.
  11 ##
  12 ## This program is distributed in the hope that it will be useful,
  13 ## but WITHOUT ANY WARRANTY; without even the implied warranty of
  14 ## MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  15 ## GNU General Public License for more details.
  16 ##
  17 ## You should have received a copy of the GNU General Public License
  18 ## along with this program; if not, see <http://www.gnu.org/licenses/>.
  19 ##
  20
  21 import sigrokdecode as srd
  22
  23 class SamplerateError(Exception):
  24     pass
  25
  26 def dlc2len(dlc):
  27     return [0, 1, 2, 3, 4, 5, 6, 7, 8, 12, 16, 20, 24, 32, 48, 64][dlc]
  28
  29 class Decoder(srd.Decoder):
  30     api_version = 3
  31     id = 'can'
  32     name = 'CAN'
  33     longname = 'Controller Area Network'
  34     desc = 'Field bus protocol for distributed realtime control.'
  35     license = 'gplv2+'
  36     inputs = ['logic']
  37     outputs = ['can']
  38     tags = ['Automotive']
  39     channels = (
  40         {'id': 'can_rx', 'name': 'CAN RX', 'desc': 'CAN bus line'},
  41     )
  42     options = (
  43         {'id': 'nominal_bitrate', 'desc': 'Nominal bitrate (bits/s)', 'default': 1000000},
  44         {'id': 'fast_bitrate', 'desc': 'Fast bitrate (bits/s)', 'default': 2000000},
  45         {'id': 'sample_point', 'desc': 'Sample point (%)', 'default': 70.0},
  46     )
  47     annotations = (
  48         ('data', 'Payload data'),
  49         ('sof', 'Start of frame'),
  50         ('eof', 'End of frame'),
  51         ('id', 'Identifier'),
  52         ('ext-id', 'Extended identifier'),
  53         ('full-id', 'Full identifier'),
  54         ('ide', 'Identifier extension bit'),
  55         ('reserved-bit', 'Reserved bit 0 and 1'),
  56         ('rtr', 'Remote transmission request'),
  57         ('srr', 'Substitute remote request'),
  58         ('dlc', 'Data length count'),
  59         ('crc-sequence', 'CRC sequence'),
  60         ('crc-delimiter', 'CRC delimiter'),
  61         ('ack-slot', 'ACK slot'),
  62         ('ack-delimiter', 'ACK delimiter'),
  63         ('stuff-bit', 'Stuff bit'),
  64         ('warning', 'Warning'),
  65         ('bit', 'Bit'),
  66     )
  67     annotation_rows = (
  68         ('bits', 'Bits', (15, 17)),
  69         ('fields', 'Fields', tuple(range(15))),
  70         ('warnings', 'Warnings', (16,)),
  71     )
  72
  73     def __init__(self):
  74         self.reset()
  75
  76     def reset(self):
  77         self.samplerate = None
  78         self.reset_variables()
  79
  80     def start(self):
  81         self.out_ann = self.register(srd.OUTPUT_ANN)
  82         self.out_python = self.register(srd.OUTPUT_PYTHON)
  83
  84     def set_bit_rate(self, bitrate):
  85         self.bit_width = float(self.samplerate) / float(bitrate)
  86         self.sample_point = (self.bit_width / 100.0) * self.options['sample_point']
  87
  88     def set_nominal_bitrate(self):
  89         self.set_bit_rate(self.options['nominal_bitrate'])
  90
  91     def set_fast_bitrate(self):
  92         self.set_bit_rate(self.options['fast_bitrate'])
  93
  94     def metadata(self, key, value):
  95         if key == srd.SRD_CONF_SAMPLERATE:
  96             self.samplerate = value
  97             self.bit_width = float(self.samplerate) / float(self.options['nominal_bitrate'])
  98             self.sample_point = (self.bit_width / 100.0) * self.options['sample_point']
  99
 100     # Generic helper for CAN bit annotations.
 101     def putg(self, ss, es, data):
 102         left, right = int(self.sample_point), int(self.bit_width - self.sample_point)
 103         self.put(ss - left, es + right, self.out_ann, data)
 104
 105     # Single-CAN-bit annotation using the current samplenum.
 106     def putx(self, data):
 107         self.putg(self.samplenum, self.samplenum, data)
 108
 109     # Single-CAN-bit annotation using the samplenum of CAN bit 12.
 110     def put12(self, data):
 111         self.putg(self.ss_bit12, self.ss_bit12, data)
 112
 113     # Single-CAN-bit annotation using the samplenum of CAN bit 32.
 114     def put32(self, data):
 115         self.putg(self.ss_bit32, self.ss_bit32, data)
 116
 117     # Multi-CAN-bit annotation from self.ss_block to current samplenum.
 118     def putb(self, data):
 119         self.putg(self.ss_block, self.samplenum, data)
 120
 121     def putpp(self, data):
 122         self.put(self.ss_packet, self.es_packet, self.out_python, data)
 123
 124     def reset_variables(self):
 125         self.state = 'IDLE'
 126         self.sof = self.frame_type = self.dlc = None
 127         self.rawbits = [] # All bits, including stuff bits
 128         self.bits = [] # Only actual CAN frame bits (no stuff bits)
 129         self.curbit = 0 # Current bit of CAN frame (bit 0 == SOF)
 130         self.last_databit = 999 # Positive value that bitnum+x will never match
 131         self.ss_block = None
 132         self.ss_bit12 = None
 133         self.ss_bit32 = None
 134         self.ss_databytebits = []
 135         self.bytes = []
 136         self.rtr_type = None
 137         self.fd = False
 138         self.rtr = None
 139
 140     # Poor man's clock synchronization. Use signal edges which change to
 141     # dominant state in rather simple ways. This naive approach is neither
 142     # aware of the SYNC phase's width nor the specific location of the edge,
 143     # but improves the decoder's reliability when the input signal's bitrate
 144     # does not exactly match the nominal rate.
 145     def dom_edge_seen(self, force = False):
 146         self.dom_edge_snum = self.samplenum
 147         self.dom_edge_bcount = self.curbit
 148
 149     # Determine the position of the next desired bit's sample point.
 150     def get_sample_point(self, bitnum):
 151         samplenum = self.dom_edge_snum
 152         samplenum += self.bit_width * (bitnum - self.dom_edge_bcount)
 153         samplenum += self.sample_point
 154         return int(samplenum)
 155
 156     def is_stuff_bit(self):
 157         # CAN uses NRZ encoding and bit stuffing.
 158         # After 5 identical bits, a stuff bit of opposite value is added.
 159         # But not in the CRC delimiter, ACK, and end of frame fields.
 160         if len(self.bits) > self.last_databit + 17:
 161             return False
 162         last_6_bits = self.rawbits[-6:]
 163         if last_6_bits not in ([0, 0, 0, 0, 0, 1], [1, 1, 1, 1, 1, 0]):
 164             return False
 165
 166         # Stuff bit. Keep it in self.rawbits, but drop it from self.bits.
 167         self.bits.pop() # Drop last bit.
 168         return True
 169
 170     def is_valid_crc(self, crc_bits):
 171         return True # TODO
 172
 173     def decode_error_frame(self, bits):
 174         pass # TODO
 175
 176     def decode_overload_frame(self, bits):
 177         pass # TODO
 178
 179     # Both standard and extended frames end with CRC, CRC delimiter, ACK,
 180     # ACK delimiter, and EOF fields. Handle them in a common function.
 181     # Returns True if the frame ended (EOF), False otherwise.
 182     def decode_frame_end(self, can_rx, bitnum):
 183
 184         # Remember start of CRC sequence (see below).
 185         if bitnum == (self.last_databit + 1):
 186             self.ss_block = self.samplenum
 187             if self.fd:
 188                 if dlc2len(self.dlc) < 16:
 189                     self.crc_len = 27 # 17 + SBC + stuff bits
 190                 else:
 191                     self.crc_len = 32 # 21 + SBC + stuff bits
 192             else:
 193                 self.crc_len = 15
 194
 195         # CRC sequence (15 bits, 17 bits or 21 bits)
 196         elif bitnum == (self.last_databit + self.crc_len):
 197             if self.fd:
 198                 if dlc2len(self.dlc) < 16:
 199                     crc_type = "CRC-17"
 200                 else:
 201                     crc_type = "CRC-21"
 202             else:
 203                 crc_type = "CRC-15"
 204
 205             x = self.last_databit + 1
 206             crc_bits = self.bits[x:x + self.crc_len + 1]
 207             self.crc = int(''.join(str(d) for d in crc_bits), 2)
 208             self.putb([11, ['%s sequence: 0x%04x' % (crc_type, self.crc),
 209                             '%s: 0x%04x' % (crc_type, self.crc), '%s' % crc_type]])
 210             if not self.is_valid_crc(crc_bits):
 211                 self.putb([16, ['CRC is invalid']])
 212
 213         # CRC delimiter bit (recessive)
 214         elif bitnum == (self.last_databit + self.crc_len + 1):
 215             self.putx([12, ['CRC delimiter: %d' % can_rx,
 216                             'CRC d: %d' % can_rx, 'CRC d']])
 217             if can_rx != 1:
 218                 self.putx([16, ['CRC delimiter must be a recessive bit']])
 219
 220             if self.fd:
 221                 self.set_nominal_bitrate()
 222
 223         # ACK slot bit (dominant: ACK, recessive: NACK)
 224         elif bitnum == (self.last_databit + self.crc_len + 2):
 225             ack = 'ACK' if can_rx == 0 else 'NACK'
 226             self.putx([13, ['ACK slot: %s' % ack, 'ACK s: %s' % ack, 'ACK s']])
 227
 228         # ACK delimiter bit (recessive)
 229         elif bitnum == (self.last_databit + self.crc_len + 3):
 230             self.putx([14, ['ACK delimiter: %d' % can_rx,
 231                             'ACK d: %d' % can_rx, 'ACK d']])
 232             if can_rx != 1:
 233                 self.putx([16, ['ACK delimiter must be a recessive bit']])
 234
 235         # Remember start of EOF (see below).
 236         elif bitnum == (self.last_databit + self.crc_len + 4):
 237             self.ss_block = self.samplenum
 238
 239         # End of frame (EOF), 7 recessive bits
 240         elif bitnum == (self.last_databit + self.crc_len + 10):
 241             self.putb([2, ['End of frame', 'EOF', 'E']])
 242             if self.rawbits[-7:] != [1, 1, 1, 1, 1, 1, 1]:
 243                 self.putb([16, ['End of frame (EOF) must be 7 recessive bits']])
 244             self.es_packet = self.samplenum
 245             self.putpp((self.frame_type, self.fullid, self.rtr_type, self.dlc, self.bytes))
 246             self.reset_variables()
 247             return True
 248
 249         return False
 250
 251     # Returns True if the frame ended (EOF), False otherwise.
 252     def decode_standard_frame(self, can_rx, bitnum):
 253
 254         # Bit 14: FDF (Flexible data format)
 255         # Has to be sent dominant when FD frame, has to be sent recessive
 256         # when classic CAN frame.
 257         if bitnum == 14:
 258             self.fd = True if can_rx else False
 259             if self.fd:
 260                 self.putx([7, ['Flexible data format: %d' % can_rx,
 261                                'FDF: %d' % can_rx, 'FDF']])
 262             else:
 263                 self.putx([7, ['Reserved bit 0: %d' % can_rx,
 264                                'RB0: %d' % can_rx, 'RB0']])
 265
 266             if self.fd:
 267                 # Bit 12: Substitute remote request (SRR) bit
 268                 self.put12([8, ['Substitute remote request', 'SRR']])
 269                 self.dlc_start = 18
 270             else:
 271                 # Bit 12: Remote transmission request (RTR) bit
 272                 # Data frame: dominant, remote frame: recessive
 273                 # Remote frames do not contain a data field.
 274                 self.rtr_type = 'remote' if self.bits[12] == 1 else 'data'
 275                 self.put12([8, ['Remote transmission request: %s frame' % self.rtr_type,
 276                                 'RTR: %s frame' % self.rtr_type, 'RTR']])
 277                 self.dlc_start = 15
 278
 279         if bitnum == 15 and self.fd:
 280             self.putx([7, ['Reserved: %d' % can_rx, 'R0: %d' % can_rx, 'R0']])
 281
 282         if bitnum == 16 and self.fd:
 283             self.putx([7, ['Bit rate switch: %d' % can_rx, 'BRS: %d' % can_rx, 'BRS']])
 284
 285         if bitnum == 17 and self.fd:
 286             self.putx([7, ['Error state indicator: %d' % can_rx, 'ESI: %d' % can_rx, 'ESI']])
 287
 288         # Remember start of DLC (see below).
 289         elif bitnum == self.dlc_start:
 290             self.ss_block = self.samplenum
 291
 292         # Bits 15-18: Data length code (DLC), in number of bytes (0-8).
 293         elif bitnum == self.dlc_start + 3:
 294             self.dlc = int(''.join(str(d) for d in self.bits[self.dlc_start:self.dlc_start + 4]), 2)
 295             self.putb([10, ['Data length code: %d' % self.dlc,
 296                             'DLC: %d' % self.dlc, 'DLC']])
 297             self.last_databit = self.dlc_start + 3 + (dlc2len(self.dlc) * 8)
 298             if self.dlc > 8 and not self.fd:
 299                 self.putb([16, ['Data length code (DLC) > 8 is not allowed']])
 300
 301         # Remember all databyte bits, except the very last one.
 302         elif bitnum in range(self.dlc_start + 4, self.last_databit):
 303             self.ss_databytebits.append(self.samplenum)
 304
 305         # Bits 19-X: Data field (0-8 bytes, depending on DLC)
 306         # The bits within a data byte are transferred MSB-first.
 307         elif bitnum == self.last_databit:
 308             self.ss_databytebits.append(self.samplenum) # Last databyte bit.
 309             for i in range(dlc2len(self.dlc)):
 310                 x = self.dlc_start + 4 + (8 * i)
 311                 b = int(''.join(str(d) for d in self.bits[x:x + 8]), 2)
 312                 self.bytes[i] = b
 313                 ss = self.ss_databytebits[i * 8]
 314                 es = self.ss_databytebits[((i + 1) * 8) - 1]
 315                 self.putg(ss, es, [0, ['Data byte %d: 0x%02x' % (i, b),
 316                                        'DB %d: 0x%02x' % (i, b), 'DB']])
 317             self.ss_databytebits = []
 318
 319         elif bitnum > self.last_databit:
 320             return self.decode_frame_end(can_rx, bitnum)
 321
 322         return False
 323
 324     # Returns True if the frame ended (EOF), False otherwise.
 325     def decode_extended_frame(self, can_rx, bitnum):
 326
 327         # Remember start of EID (see below).
 328         if bitnum == 14:
 329             self.ss_block = self.samplenum
 330             self.fd = False
 331             self.dlc_start = 35
 332
 333         # Bits 14-31: Extended identifier (EID[17..0])
 334         elif bitnum == 31:
 335             self.eid = int(''.join(str(d) for d in self.bits[14:]), 2)
 336             s = '%d (0x%x)' % (self.eid, self.eid)
 337             self.putb([4, ['Extended Identifier: %s' % s,
 338                            'Extended ID: %s' % s, 'Extended ID', 'EID']])
 339
 340             self.fullid = self.id << 18 | self.eid
 341             s = '%d (0x%x)' % (self.fullid, self.fullid)
 342             self.putb([5, ['Full Identifier: %s' % s, 'Full ID: %s' % s,
 343                            'Full ID', 'FID']])
 344
 345             # Bit 12: Substitute remote request (SRR) bit
 346             self.put12([9, ['Substitute remote request: %d' % self.bits[12],
 347                             'SRR: %d' % self.bits[12], 'SRR']])
 348
 349         # Bit 32: Remote transmission request (RTR) bit
 350         # Data frame: dominant, remote frame: recessive
 351         # Remote frames do not contain a data field.
 352
 353         # Remember start of RTR (see below).
 354         if bitnum == 32:
 355             self.ss_bit32 = self.samplenum
 356             self.rtr = can_rx
 357
 358             if not self.fd:
 359                self.rtr_type = 'remote' if can_rx == 1 else 'data'
 360                self.putx([8, ['Remote transmission request: %s frame' % self.rtr_type,
 361                               'RTR: %s frame' % self.rtr_type, 'RTR']])
 362
 363         # Bit 33: RB1 (reserved bit)
 364         elif bitnum == 33:
 365             self.fd = True if can_rx else False
 366             if self.fd:
 367                 self.dlc_start = 37
 368                 self.putx([7, ['Flexible data format: %d' % can_rx,
 369                                'FDF: %d' % can_rx, 'FDF']])
 370                 self.put32([7, ['Reserved bit 1: %d' % self.rtr,
 371                                 'RB1: %d' % self.rtr, 'RB1']])
 372             else:
 373                 self.putx([7, ['Reserved bit 1: %d' % can_rx,
 374                                'RB1: %d' % can_rx, 'RB1']])
 375
 376         # Bit 34: RB0 (reserved bit)
 377         elif bitnum == 34:
 378             self.putx([7, ['Reserved bit 0: %d' % can_rx,
 379                            'RB0: %d' % can_rx, 'RB0']])
 380
 381         elif bitnum == 35 and self.fd:
 382             self.putx([7, ['Bit rate switch: %d' % can_rx,
 383                            'BRS: %d' % can_rx, 'BRS']])
 384
 385         elif bitnum == 36 and self.fd:
 386             self.putx([7, ['Error state indicator: %d' % can_rx,
 387                            'ESI: %d' % can_rx, 'ESI']])
 388
 389         # Remember start of DLC (see below).
 390         elif bitnum == self.dlc_start:
 391             self.ss_block = self.samplenum
 392
 393         # Bits 35-38: Data length code (DLC), in number of bytes (0-8).
 394         elif bitnum == self.dlc_start + 3:
 395             self.dlc = int(''.join(str(d) for d in self.bits[self.dlc_start:self.dlc_start + 4]), 2)
 396             self.putb([10, ['Data length code: %d' % self.dlc,
 397                             'DLC: %d' % self.dlc, 'DLC']])
 398             self.last_databit = self.dlc_start + 3 + (dlc2len(self.dlc) * 8)
 399
 400         # Remember all databyte bits, except the very last one.
 401         elif bitnum in range(self.dlc_start + 4, self.last_databit):
 402             self.ss_databytebits.append(self.samplenum)
 403
 404         # Bits 39-X: Data field (0-8 bytes, depending on DLC)
 405         # The bits within a data byte are transferred MSB-first.
 406         elif bitnum == self.last_databit:
 407             self.ss_databytebits.append(self.samplenum) # Last databyte bit.
 408             for i in range(dlc2len(self.dlc)):
 409                 x = self.dlc_start + 4 + (8 * i)
 410                 b = int(''.join(str(d) for d in self.bits[x:x + 8]), 2)
 411                 self.bytes.append(b)
 412                 ss = self.ss_databytebits[i * 8]
 413                 es = self.ss_databytebits[((i + 1) * 8) - 1]
 414                 self.putg(ss, es, [0, ['Data byte %d: 0x%02x' % (i, b),
 415                                        'DB %d: 0x%02x' % (i, b), 'DB']])
 416             self.ss_databytebits = []
 417
 418         elif bitnum > self.last_databit:
 419             return self.decode_frame_end(can_rx, bitnum)
 420
 421         return False
 422
 423     def handle_bit(self, can_rx):
 424         self.rawbits.append(can_rx)
 425         self.bits.append(can_rx)
 426
 427         # Get the index of the current CAN frame bit (without stuff bits).
 428         bitnum = len(self.bits) - 1
 429
 430         if self.fd and can_rx:
 431             if bitnum == 16 and self.frame_type == 'standard' \
 432                     or bitnum == 35 and self.frame_type == 'extended':
 433                 self.dom_edge_seen(force=True)
 434                 self.set_fast_bitrate()
 435
 436         # If this is a stuff bit, remove it from self.bits and ignore it.
 437         if self.is_stuff_bit():
 438             self.putx([15, [str(can_rx)]])
 439             self.curbit += 1 # Increase self.curbit (bitnum is not affected).
 440             return
 441         else:
 442             self.putx([17, [str(can_rx)]])
 443
 444         # Bit 0: Start of frame (SOF) bit
 445         if bitnum == 0:
 446             self.ss_packet = self.samplenum
 447             self.putx([1, ['Start of frame', 'SOF', 'S']])
 448             if can_rx != 0:
 449                 self.putx([16, ['Start of frame (SOF) must be a dominant bit']])
 450
 451         # Remember start of ID (see below).
 452         elif bitnum == 1:
 453             self.ss_block = self.samplenum
 454
 455         # Bits 1-11: Identifier (ID[10..0])
 456         # The bits ID[10..4] must NOT be all recessive.
 457         elif bitnum == 11:
 458             self.id = int(''.join(str(d) for d in self.bits[1:]), 2)
 459             self.fullid = self.id
 460             s = '%d (0x%x)' % (self.id, self.id),
 461             self.putb([3, ['Identifier: %s' % s, 'ID: %s' % s, 'ID']])
 462             if (self.id & 0x7f0) == 0x7f0:
 463                 self.putb([16, ['Identifier bits 10..4 must not be all recessive']])
 464
 465         # RTR or SRR bit, depending on frame type (gets handled later).
 466         elif bitnum == 12:
 467             # self.putx([0, ['RTR/SRR: %d' % can_rx]]) # Debug only.
 468             self.ss_bit12 = self.samplenum
 469
 470         # Bit 13: Identifier extension (IDE) bit
 471         # Standard frame: dominant, extended frame: recessive
 472         elif bitnum == 13:
 473             ide = self.frame_type = 'standard' if can_rx == 0 else 'extended'
 474             self.putx([6, ['Identifier extension bit: %s frame' % ide,
 475                            'IDE: %s frame' % ide, 'IDE']])
 476
 477         # Bits 14-X: Frame-type dependent, passed to the resp. handlers.
 478         elif bitnum >= 14:
 479             if self.frame_type == 'standard':
 480                 done = self.decode_standard_frame(can_rx, bitnum)
 481             else:
 482                 done = self.decode_extended_frame(can_rx, bitnum)
 483
 484             # The handlers return True if a frame ended (EOF).
 485             if done:
 486                 return
 487
 488         # After a frame there are 3 intermission bits (recessive).
 489         # After these bits, the bus is considered free.
 490
 491         self.curbit += 1
 492
 493     def decode(self):
 494         if not self.samplerate:
 495             raise SamplerateError('Cannot decode without samplerate.')
 496
 497         while True:
 498             # State machine.
 499             if self.state == 'IDLE':
 500                 # Wait for a dominant state (logic 0) on the bus.
 501                 (can_rx,) = self.wait({0: 'l'})
 502                 self.sof = self.samplenum
 503                 self.dom_edge_seen(force = True)
 504                 self.state = 'GET BITS'
 505             elif self.state == 'GET BITS':
 506                 # Wait until we're in the correct bit/sampling position.
 507                 pos = self.get_sample_point(self.curbit)
 508                 (can_rx,) = self.wait([{'skip': pos - self.samplenum}, {0: 'f'}])
 509                 if self.matched[1]:
 510                     self.dom_edge_seen()
 511                 if self.matched[0]:
 512                     self.handle_bit(can_rx)