irmp: Fix a build issue with xtensa cross toolchains.
[libsigrokdecode.git] / decoders / can / pd.py
1 ##
2 ## This file is part of the libsigrokdecode project.
3 ##
4 ## Copyright (C) 2012-2013 Uwe Hermann <uwe@hermann-uwe.de>
5 ## Copyright (C) 2019 Stephan Thiele <stephan.thiele@mailbox.org>
6 ##
7 ## This program is free software; you can redistribute it and/or modify
8 ## it under the terms of the GNU General Public License as published by
9 ## the Free Software Foundation; either version 2 of the License, or
10 ## (at your option) any later version.
11 ##
12 ## This program is distributed in the hope that it will be useful,
13 ## but WITHOUT ANY WARRANTY; without even the implied warranty of
14 ## MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
15 ## GNU General Public License for more details.
16 ##
17 ## You should have received a copy of the GNU General Public License
18 ## along with this program; if not, see <http://www.gnu.org/licenses/>.
19 ##
20
21 from common.srdhelper import bitpack_msb
22 import sigrokdecode as srd
23
24 class SamplerateError(Exception):
25     pass
26
27 def dlc2len(dlc):
28     return [0, 1, 2, 3, 4, 5, 6, 7, 8, 12, 16, 20, 24, 32, 48, 64][dlc]
29
30 class Decoder(srd.Decoder):
31     api_version = 3
32     id = 'can'
33     name = 'CAN'
34     longname = 'Controller Area Network'
35     desc = 'Field bus protocol for distributed realtime control.'
36     license = 'gplv2+'
37     inputs = ['logic']
38     outputs = ['can']
39     tags = ['Automotive']
40     channels = (
41         {'id': 'can_rx', 'name': 'CAN RX', 'desc': 'CAN bus line'},
42     )
43     options = (
44         {'id': 'nominal_bitrate', 'desc': 'Nominal bitrate (bits/s)', 'default': 1000000},
45         {'id': 'fast_bitrate', 'desc': 'Fast bitrate (bits/s)', 'default': 2000000},
46         {'id': 'sample_point', 'desc': 'Sample point (%)', 'default': 70.0},
47     )
48     annotations = (
49         ('data', 'Payload data'),
50         ('sof', 'Start of frame'),
51         ('eof', 'End of frame'),
52         ('id', 'Identifier'),
53         ('ext-id', 'Extended identifier'),
54         ('full-id', 'Full identifier'),
55         ('ide', 'Identifier extension bit'),
56         ('reserved-bit', 'Reserved bit 0 and 1'),
57         ('rtr', 'Remote transmission request'),
58         ('srr', 'Substitute remote request'),
59         ('dlc', 'Data length count'),
60         ('crc-sequence', 'CRC sequence'),
61         ('crc-delimiter', 'CRC delimiter'),
62         ('ack-slot', 'ACK slot'),
63         ('ack-delimiter', 'ACK delimiter'),
64         ('stuff-bit', 'Stuff bit'),
65         ('warning', 'Warning'),
66         ('bit', 'Bit'),
67     )
68     annotation_rows = (
69         ('bits', 'Bits', (15, 17)),
70         ('fields', 'Fields', tuple(range(15))),
71         ('warnings', 'Warnings', (16,)),
72     )
73
74     def __init__(self):
75         self.reset()
76
77     def reset(self):
78         self.samplerate = None
79         self.reset_variables()
80
81     def start(self):
82         self.out_ann = self.register(srd.OUTPUT_ANN)
83         self.out_python = self.register(srd.OUTPUT_PYTHON)
84
85     def set_bit_rate(self, bitrate):
86         self.bit_width = float(self.samplerate) / float(bitrate)
87         self.sample_point = (self.bit_width / 100.0) * self.options['sample_point']
88
89     def set_nominal_bitrate(self):
90         self.set_bit_rate(self.options['nominal_bitrate'])
91
92     def set_fast_bitrate(self):
93         self.set_bit_rate(self.options['fast_bitrate'])
94
95     def metadata(self, key, value):
96         if key == srd.SRD_CONF_SAMPLERATE:
97             self.samplerate = value
98             self.bit_width = float(self.samplerate) / float(self.options['nominal_bitrate'])
99             self.sample_point = (self.bit_width / 100.0) * self.options['sample_point']
100
101     # Generic helper for CAN bit annotations.
102     def putg(self, ss, es, data):
103         left, right = int(self.sample_point), int(self.bit_width - self.sample_point)
104         self.put(ss - left, es + right, self.out_ann, data)
105
106     # Single-CAN-bit annotation using the current samplenum.
107     def putx(self, data):
108         self.putg(self.samplenum, self.samplenum, data)
109
110     # Single-CAN-bit annotation using the samplenum of CAN bit 12.
111     def put12(self, data):
112         self.putg(self.ss_bit12, self.ss_bit12, data)
113
114     # Single-CAN-bit annotation using the samplenum of CAN bit 32.
115     def put32(self, data):
116         self.putg(self.ss_bit32, self.ss_bit32, data)
117
118     # Multi-CAN-bit annotation from self.ss_block to current samplenum.
119     def putb(self, data):
120         self.putg(self.ss_block, self.samplenum, data)
121
122     def putpy(self, data):
123         self.put(self.ss_packet, self.es_packet, self.out_python, data)
124
125     def reset_variables(self):
126         self.state = 'IDLE'
127         self.sof = self.frame_type = self.dlc = None
128         self.rawbits = [] # All bits, including stuff bits
129         self.bits = [] # Only actual CAN frame bits (no stuff bits)
130         self.curbit = 0 # Current bit of CAN frame (bit 0 == SOF)
131         self.last_databit = 999 # Positive value that bitnum+x will never match
132         self.ss_block = None
133         self.ss_bit12 = None
134         self.ss_bit32 = None
135         self.ss_databytebits = []
136         self.frame_bytes = []
137         self.rtr_type = None
138         self.fd = False
139         self.rtr = None
140
141     # Poor man's clock synchronization. Use signal edges which change to
142     # dominant state in rather simple ways. This naive approach is neither
143     # aware of the SYNC phase's width nor the specific location of the edge,
144     # but improves the decoder's reliability when the input signal's bitrate
145     # does not exactly match the nominal rate.
146     def dom_edge_seen(self, force = False):
147         self.dom_edge_snum = self.samplenum
148         self.dom_edge_bcount = self.curbit
149
150     # Determine the position of the next desired bit's sample point.
151     def get_sample_point(self, bitnum):
152         samplenum = self.dom_edge_snum
153         samplenum += self.bit_width * (bitnum - self.dom_edge_bcount)
154         samplenum += self.sample_point
155         return int(samplenum)
156
157     def is_stuff_bit(self):
158         # CAN uses NRZ encoding and bit stuffing.
159         # After 5 identical bits, a stuff bit of opposite value is added.
160         # But not in the CRC delimiter, ACK, and end of frame fields.
161         if len(self.bits) > self.last_databit + 17:
162             return False
163         last_6_bits = self.rawbits[-6:]
164         if last_6_bits not in ([0, 0, 0, 0, 0, 1], [1, 1, 1, 1, 1, 0]):
165             return False
166
167         # Stuff bit. Keep it in self.rawbits, but drop it from self.bits.
168         self.bits.pop() # Drop last bit.
169         return True
170
171     def is_valid_crc(self, crc_bits):
172         return True # TODO
173
174     def decode_error_frame(self, bits):
175         pass # TODO
176
177     def decode_overload_frame(self, bits):
178         pass # TODO
179
180     # Both standard and extended frames end with CRC, CRC delimiter, ACK,
181     # ACK delimiter, and EOF fields. Handle them in a common function.
182     # Returns True if the frame ended (EOF), False otherwise.
183     def decode_frame_end(self, can_rx, bitnum):
184
185         # Remember start of CRC sequence (see below).
186         if bitnum == (self.last_databit + 1):
187             self.ss_block = self.samplenum
188             if self.fd:
189                 if dlc2len(self.dlc) < 16:
190                     self.crc_len = 27 # 17 + SBC + stuff bits
191                 else:
192                     self.crc_len = 32 # 21 + SBC + stuff bits
193             else:
194                 self.crc_len = 15
195
196         # CRC sequence (15 bits, 17 bits or 21 bits)
197         elif bitnum == (self.last_databit + self.crc_len):
198             if self.fd:
199                 if dlc2len(self.dlc) < 16:
200                     crc_type = "CRC-17"
201                 else:
202                     crc_type = "CRC-21"
203             else:
204                 crc_type = "CRC-15"
205
206             x = self.last_databit + 1
207             crc_bits = self.bits[x:x + self.crc_len + 1]
208             self.crc = bitpack_msb(crc_bits)
209             self.putb([11, ['%s sequence: 0x%04x' % (crc_type, self.crc),
210                             '%s: 0x%04x' % (crc_type, self.crc), '%s' % crc_type]])
211             if not self.is_valid_crc(crc_bits):
212                 self.putb([16, ['CRC is invalid']])
213
214         # CRC delimiter bit (recessive)
215         elif bitnum == (self.last_databit + self.crc_len + 1):
216             self.putx([12, ['CRC delimiter: %d' % can_rx,
217                             'CRC d: %d' % can_rx, 'CRC d']])
218             if can_rx != 1:
219                 self.putx([16, ['CRC delimiter must be a recessive bit']])
220
221             if self.fd:
222                 self.set_nominal_bitrate()
223
224         # ACK slot bit (dominant: ACK, recessive: NACK)
225         elif bitnum == (self.last_databit + self.crc_len + 2):
226             ack = 'ACK' if can_rx == 0 else 'NACK'
227             self.putx([13, ['ACK slot: %s' % ack, 'ACK s: %s' % ack, 'ACK s']])
228
229         # ACK delimiter bit (recessive)
230         elif bitnum == (self.last_databit + self.crc_len + 3):
231             self.putx([14, ['ACK delimiter: %d' % can_rx,
232                             'ACK d: %d' % can_rx, 'ACK d']])
233             if can_rx != 1:
234                 self.putx([16, ['ACK delimiter must be a recessive bit']])
235
236         # Remember start of EOF (see below).
237         elif bitnum == (self.last_databit + self.crc_len + 4):
238             self.ss_block = self.samplenum
239
240         # End of frame (EOF), 7 recessive bits
241         elif bitnum == (self.last_databit + self.crc_len + 10):
242             self.putb([2, ['End of frame', 'EOF', 'E']])
243             if self.rawbits[-7:] != [1, 1, 1, 1, 1, 1, 1]:
244                 self.putb([16, ['End of frame (EOF) must be 7 recessive bits']])
245             self.es_packet = self.samplenum
246             py_data = tuple([self.frame_type, self.fullid, self.rtr_type,
247                 self.dlc, self.frame_bytes])
248             self.putpy(py_data)
249             self.reset_variables()
250             return True
251
252         return False
253
254     # Returns True if the frame ended (EOF), False otherwise.
255     def decode_standard_frame(self, can_rx, bitnum):
256
257         # Bit 14: FDF (Flexible data format)
258         # Has to be sent dominant when FD frame, has to be sent recessive
259         # when classic CAN frame.
260         if bitnum == 14:
261             self.fd = True if can_rx else False
262             if self.fd:
263                 self.putx([7, ['Flexible data format: %d' % can_rx,
264                                'FDF: %d' % can_rx, 'FDF']])
265             else:
266                 self.putx([7, ['Reserved bit 0: %d' % can_rx,
267                                'RB0: %d' % can_rx, 'RB0']])
268
269             if self.fd:
270                 # Bit 12: Substitute remote request (SRR) bit
271                 self.put12([8, ['Substitute remote request', 'SRR']])
272                 self.dlc_start = 18
273             else:
274                 # Bit 12: Remote transmission request (RTR) bit
275                 # Data frame: dominant, remote frame: recessive
276                 # Remote frames do not contain a data field.
277                 rtr = 'remote' if self.bits[12] == 1 else 'data'
278                 self.put12([8, ['Remote transmission request: %s frame' % rtr,
279                                 'RTR: %s frame' % rtr, 'RTR']])
280                 self.rtr_type = rtr
281                 self.dlc_start = 15
282
283         if bitnum == 15 and self.fd:
284             self.putx([7, ['Reserved: %d' % can_rx, 'R0: %d' % can_rx, 'R0']])
285
286         if bitnum == 16 and self.fd:
287             self.putx([7, ['Bit rate switch: %d' % can_rx, 'BRS: %d' % can_rx, 'BRS']])
288
289         if bitnum == 17 and self.fd:
290             self.putx([7, ['Error state indicator: %d' % can_rx, 'ESI: %d' % can_rx, 'ESI']])
291
292         # Remember start of DLC (see below).
293         elif bitnum == self.dlc_start:
294             self.ss_block = self.samplenum
295
296         # Bits 15-18: Data length code (DLC), in number of bytes (0-8).
297         elif bitnum == self.dlc_start + 3:
298             self.dlc = bitpack_msb(self.bits[self.dlc_start:self.dlc_start + 4])
299             self.putb([10, ['Data length code: %d' % self.dlc,
300                             'DLC: %d' % self.dlc, 'DLC']])
301             self.last_databit = self.dlc_start + 3 + (dlc2len(self.dlc) * 8)
302             if self.dlc > 8 and not self.fd:
303                 self.putb([16, ['Data length code (DLC) > 8 is not allowed']])
304
305         # Remember all databyte bits, except the very last one.
306         elif bitnum in range(self.dlc_start + 4, self.last_databit):
307             self.ss_databytebits.append(self.samplenum)
308
309         # Bits 19-X: Data field (0-8 bytes, depending on DLC)
310         # The bits within a data byte are transferred MSB-first.
311         elif bitnum == self.last_databit:
312             self.ss_databytebits.append(self.samplenum) # Last databyte bit.
313             for i in range(dlc2len(self.dlc)):
314                 x = self.dlc_start + 4 + (8 * i)
315                 b = bitpack_msb(self.bits[x:x + 8])
316                 self.frame_bytes.append(b)
317                 ss = self.ss_databytebits[i * 8]
318                 es = self.ss_databytebits[((i + 1) * 8) - 1]
319                 self.putg(ss, es, [0, ['Data byte %d: 0x%02x' % (i, b),
320                                        'DB %d: 0x%02x' % (i, b), 'DB']])
321             self.ss_databytebits = []
322
323         elif bitnum > self.last_databit:
324             return self.decode_frame_end(can_rx, bitnum)
325
326         return False
327
328     # Returns True if the frame ended (EOF), False otherwise.
329     def decode_extended_frame(self, can_rx, bitnum):
330
331         # Remember start of EID (see below).
332         if bitnum == 14:
333             self.ss_block = self.samplenum
334             self.fd = False
335             self.dlc_start = 35
336
337         # Bits 14-31: Extended identifier (EID[17..0])
338         elif bitnum == 31:
339             self.eid = bitpack_msb(self.bits[14:])
340             s = '%d (0x%x)' % (self.eid, self.eid)
341             self.putb([4, ['Extended Identifier: %s' % s,
342                            'Extended ID: %s' % s, 'Extended ID', 'EID']])
343
344             self.fullid = self.ident << 18 | self.eid
345             s = '%d (0x%x)' % (self.fullid, self.fullid)
346             self.putb([5, ['Full Identifier: %s' % s, 'Full ID: %s' % s,
347                            'Full ID', 'FID']])
348
349             # Bit 12: Substitute remote request (SRR) bit
350             self.put12([9, ['Substitute remote request: %d' % self.bits[12],
351                             'SRR: %d' % self.bits[12], 'SRR']])
352
353         # Bit 32: Remote transmission request (RTR) bit
354         # Data frame: dominant, remote frame: recessive
355         # Remote frames do not contain a data field.
356
357         # Remember start of RTR (see below).
358         if bitnum == 32:
359             self.ss_bit32 = self.samplenum
360             self.rtr = can_rx
361
362             if not self.fd:
363                 rtr = 'remote' if can_rx == 1 else 'data'
364                 self.putx([8, ['Remote transmission request: %s frame' % rtr,
365                               'RTR: %s frame' % rtr, 'RTR']])
366                 self.rtr_type = rtr
367
368         # Bit 33: RB1 (reserved bit)
369         elif bitnum == 33:
370             self.fd = True if can_rx else False
371             if self.fd:
372                 self.dlc_start = 37
373                 self.putx([7, ['Flexible data format: %d' % can_rx,
374                                'FDF: %d' % can_rx, 'FDF']])
375                 self.put32([7, ['Reserved bit 1: %d' % self.rtr,
376                                 'RB1: %d' % self.rtr, 'RB1']])
377             else:
378                 self.putx([7, ['Reserved bit 1: %d' % can_rx,
379                                'RB1: %d' % can_rx, 'RB1']])
380
381         # Bit 34: RB0 (reserved bit)
382         elif bitnum == 34:
383             self.putx([7, ['Reserved bit 0: %d' % can_rx,
384                            'RB0: %d' % can_rx, 'RB0']])
385
386         elif bitnum == 35 and self.fd:
387             self.putx([7, ['Bit rate switch: %d' % can_rx,
388                            'BRS: %d' % can_rx, 'BRS']])
389
390         elif bitnum == 36 and self.fd:
391             self.putx([7, ['Error state indicator: %d' % can_rx,
392                            'ESI: %d' % can_rx, 'ESI']])
393
394         # Remember start of DLC (see below).
395         elif bitnum == self.dlc_start:
396             self.ss_block = self.samplenum
397
398         # Bits 35-38: Data length code (DLC), in number of bytes (0-8).
399         elif bitnum == self.dlc_start + 3:
400             self.dlc = bitpack_msb(self.bits[self.dlc_start:self.dlc_start + 4])
401             self.putb([10, ['Data length code: %d' % self.dlc,
402                             'DLC: %d' % self.dlc, 'DLC']])
403             self.last_databit = self.dlc_start + 3 + (dlc2len(self.dlc) * 8)
404
405         # Remember all databyte bits, except the very last one.
406         elif bitnum in range(self.dlc_start + 4, self.last_databit):
407             self.ss_databytebits.append(self.samplenum)
408
409         # Bits 39-X: Data field (0-8 bytes, depending on DLC)
410         # The bits within a data byte are transferred MSB-first.
411         elif bitnum == self.last_databit:
412             self.ss_databytebits.append(self.samplenum) # Last databyte bit.
413             for i in range(dlc2len(self.dlc)):
414                 x = self.dlc_start + 4 + (8 * i)
415                 b = bitpack_msb(self.bits[x:x + 8])
416                 self.frame_bytes.append(b)
417                 ss = self.ss_databytebits[i * 8]
418                 es = self.ss_databytebits[((i + 1) * 8) - 1]
419                 self.putg(ss, es, [0, ['Data byte %d: 0x%02x' % (i, b),
420                                        'DB %d: 0x%02x' % (i, b), 'DB']])
421             self.ss_databytebits = []
422
423         elif bitnum > self.last_databit:
424             return self.decode_frame_end(can_rx, bitnum)
425
426         return False
427
428     def handle_bit(self, can_rx):
429         self.rawbits.append(can_rx)
430         self.bits.append(can_rx)
431
432         # Get the index of the current CAN frame bit (without stuff bits).
433         bitnum = len(self.bits) - 1
434
435         if self.fd and can_rx:
436             if bitnum == 16 and self.frame_type == 'standard' \
437                     or bitnum == 35 and self.frame_type == 'extended':
438                 self.dom_edge_seen(force=True)
439                 self.set_fast_bitrate()
440
441         # If this is a stuff bit, remove it from self.bits and ignore it.
442         if self.is_stuff_bit():
443             self.putx([15, [str(can_rx)]])
444             self.curbit += 1 # Increase self.curbit (bitnum is not affected).
445             return
446         else:
447             self.putx([17, [str(can_rx)]])
448
449         # Bit 0: Start of frame (SOF) bit
450         if bitnum == 0:
451             self.ss_packet = self.samplenum
452             self.putx([1, ['Start of frame', 'SOF', 'S']])
453             if can_rx != 0:
454                 self.putx([16, ['Start of frame (SOF) must be a dominant bit']])
455
456         # Remember start of ID (see below).
457         elif bitnum == 1:
458             self.ss_block = self.samplenum
459
460         # Bits 1-11: Identifier (ID[10..0])
461         # The bits ID[10..4] must NOT be all recessive.
462         elif bitnum == 11:
463             # BEWARE! Don't clobber the decoder's .id field which is
464             # part of its boiler plate!
465             self.ident = bitpack_msb(self.bits[1:])
466             self.fullid = self.ident
467             s = '%d (0x%x)' % (self.ident, self.ident),
468             self.putb([3, ['Identifier: %s' % s, 'ID: %s' % s, 'ID']])
469             if (self.ident & 0x7f0) == 0x7f0:
470                 self.putb([16, ['Identifier bits 10..4 must not be all recessive']])
471
472         # RTR or SRR bit, depending on frame type (gets handled later).
473         elif bitnum == 12:
474             # self.putx([0, ['RTR/SRR: %d' % can_rx]]) # Debug only.
475             self.ss_bit12 = self.samplenum
476
477         # Bit 13: Identifier extension (IDE) bit
478         # Standard frame: dominant, extended frame: recessive
479         elif bitnum == 13:
480             ide = self.frame_type = 'standard' if can_rx == 0 else 'extended'
481             self.putx([6, ['Identifier extension bit: %s frame' % ide,
482                            'IDE: %s frame' % ide, 'IDE']])
483
484         # Bits 14-X: Frame-type dependent, passed to the resp. handlers.
485         elif bitnum >= 14:
486             if self.frame_type == 'standard':
487                 done = self.decode_standard_frame(can_rx, bitnum)
488             else:
489                 done = self.decode_extended_frame(can_rx, bitnum)
490
491             # The handlers return True if a frame ended (EOF).
492             if done:
493                 return
494
495         # After a frame there are 3 intermission bits (recessive).
496         # After these bits, the bus is considered free.
497
498         self.curbit += 1
499
500     def decode(self):
501         if not self.samplerate:
502             raise SamplerateError('Cannot decode without samplerate.')
503
504         while True:
505             # State machine.
506             if self.state == 'IDLE':
507                 # Wait for a dominant state (logic 0) on the bus.
508                 (can_rx,) = self.wait({0: 'l'})
509                 self.sof = self.samplenum
510                 self.dom_edge_seen(force = True)
511                 self.state = 'GET BITS'
512             elif self.state == 'GET BITS':
513                 # Wait until we're in the correct bit/sampling position.
514                 pos = self.get_sample_point(self.curbit)
515                 (can_rx,) = self.wait([{'skip': pos - self.samplenum}, {0: 'f'}])
516                 if self.matched[1]:
517                     self.dom_edge_seen()
518                 if self.matched[0]:
519                     self.handle_bit(can_rx)