srd: rename extra_probes to optional_probes in all PDs
[libsigrokdecode.git] / decoders / uart / uart.py
1 ##
2 ## This file is part of the sigrok project.
3 ##
4 ## Copyright (C) 2011-2012 Uwe Hermann <uwe@hermann-uwe.de>
5 ##
6 ## This program is free software; you can redistribute it and/or modify
7 ## it under the terms of the GNU General Public License as published by
8 ## the Free Software Foundation; either version 2 of the License, or
9 ## (at your option) any later version.
10 ##
11 ## This program is distributed in the hope that it will be useful,
12 ## but WITHOUT ANY WARRANTY; without even the implied warranty of
13 ## MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
14 ## GNU General Public License for more details.
15 ##
16 ## You should have received a copy of the GNU General Public License
17 ## along with this program; if not, write to the Free Software
18 ## Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
19 ##
20
21 #
22 # UART protocol decoder
23 #
24
25 #
26 # Universal Asynchronous Receiver Transmitter (UART) is a simple serial
27 # communication protocol which allows two devices to talk to each other.
28 #
29 # It uses just two data signals and a ground (GND) signal:
30 #  - RX/RXD: Receive signal
31 #  - TX/TXD: Transmit signal
32 #
33 # The protocol is asynchronous, i.e., there is no dedicated clock signal.
34 # Rather, both devices have to agree on a baudrate (number of bits to be
35 # transmitted per second) beforehand. Baudrates can be arbitrary in theory,
36 # but usually the choice is limited by the hardware UARTs that are used.
37 # Common values are 9600 or 115200.
38 #
39 # The protocol allows full-duplex transmission, i.e. both devices can send
40 # data at the same time. However, unlike SPI (which is always full-duplex,
41 # i.e., each send operation is automatically also a receive operation), UART
42 # allows one-way communication, too. In such a case only one signal (and GND)
43 # is required.
44 #
45 # The data is sent over the TX line in so-called 'frames', which consist of:
46 #  - Exactly one start bit (always 0/low).
47 #  - Between 5 and 9 data bits.
48 #  - An (optional) parity bit.
49 #  - One or more stop bit(s).
50 #
51 # The idle state of the RX/TX line is 1/high. As the start bit is 0/low, the
52 # receiver can continually monitor its RX line for a falling edge, in order
53 # to detect the start bit.
54 #
55 # Once detected, it can (due to the agreed-upon baudrate and thus the known
56 # width/duration of one UART bit) sample the state of the RX line "in the
57 # middle" of each (start/data/parity/stop) bit it wants to analyze.
58 #
59 # It is configurable whether there is a parity bit in a frame, and if yes,
60 # which type of parity is used:
61 #  - None: No parity bit is included.
62 #  - Odd: The number of 1 bits in the data (and parity bit itself) is odd.
63 #  - Even: The number of 1 bits in the data (and parity bit itself) is even.
64 #  - Mark/one: The parity bit is always 1/high (also called 'mark state').
65 #  - Space/zero: The parity bit is always 0/low (also called 'space state').
66 #
67 # It is also configurable how many stop bits are to be used:
68 #  - 1 stop bit (most common case)
69 #  - 2 stop bits
70 #  - 1.5 stop bits (i.e., one stop bit, but 1.5 times the UART bit width)
71 #  - 0.5 stop bits (i.e., one stop bit, but 0.5 times the UART bit width)
72 #
73 # The bit order of the 5-9 data bits is LSB-first.
74 #
75 # Possible special cases:
76 #  - One or both data lines could be inverted, which also means that the idle
77 #    state of the signal line(s) is low instead of high.
78 #  - Only the data bits on one or both data lines (and the parity bit) could
79 #    be inverted (but the start/stop bits remain non-inverted).
80 #  - The bit order could be MSB-first instead of LSB-first.
81 #  - The baudrate could change in the middle of the communication. This only
82 #    happens in very special cases, and can only work if both devices know
83 #    to which baudrate they are to switch, and when.
84 #  - Theoretically, the baudrate on RX and the one on TX could also be
85 #    different, but that's a very obscure case and probably doesn't happen
86 #    very often in practice.
87 #
88 # Error conditions:
89 #  - If there is a parity bit, but it doesn't match the expected parity,
90 #    this is called a 'parity error'.
91 #  - If there are no stop bit(s), that's called a 'frame error'.
92 #
93 # More information:
94 # TODO: URLs
95 #
96
97 #
98 # Protocol output format:
99 #
100 # UART packet:
101 # [<packet-type>, <rxtx>, <packet-data>]
102 #
103 # This is the list of <packet-types>s and their respective <packet-data>:
104 #  - T_START: The data is the (integer) value of the start bit (0 or 1).
105 #  - T_DATA: The data is the (integer) value of the UART data. Valid values
106 #    range from 0 to 512 (as the data can be up to 9 bits in size).
107 #  - T_PARITY: The data is the (integer) value of the parity bit (0 or 1).
108 #  - T_STOP: The data is the (integer) value of the stop bit (0 or 1).
109 #  - T_INVALID_START: The data is the (integer) value of the start bit (0 or 1).
110 #  - T_INVALID_STOP: The data is the (integer) value of the stop bit (0 or 1).
111 #  - T_PARITY_ERROR: The data is a tuple with two entries. The first one is
112 #    the expected parity value, the second is the actual parity value.
113 #
114 # The <rxtx> field is 0 for RX packets, 1 for TX packets.
115 #
116
117 import sigrokdecode as srd
118
119 # States
120 WAIT_FOR_START_BIT = 0
121 GET_START_BIT = 1
122 GET_DATA_BITS = 2
123 GET_PARITY_BIT = 3
124 GET_STOP_BITS = 4
125
126 # Used for differentiating between the two data directions.
127 RX = 0
128 TX = 1
129
130 # Parity options
131 PARITY_NONE = 0
132 PARITY_ODD = 1
133 PARITY_EVEN = 2
134 PARITY_ZERO = 3
135 PARITY_ONE = 4
136
137 # Stop bit options
138 STOP_BITS_0_5 = 0
139 STOP_BITS_1 = 1
140 STOP_BITS_1_5 = 2
141 STOP_BITS_2 = 3
142
143 # Bit order options
144 LSB_FIRST = 0
145 MSB_FIRST = 1
146
147 # Annotation feed formats
148 ANN_ASCII = 0
149 ANN_DEC = 1
150 ANN_HEX = 2
151 ANN_OCT = 3
152 ANN_BITS = 4
153
154 # Protocol output packet types
155 T_START = 0
156 T_DATA = 1
157 T_PARITY = 2
158 T_STOP = 3
159 T_INVALID_START = 4
160 T_INVALID_STOP = 5
161 T_PARITY_ERROR = 6
162
163 # Given a parity type to check (odd, even, zero, one), the value of the
164 # parity bit, the value of the data, and the length of the data (5-9 bits,
165 # usually 8 bits) return True if the parity is correct, False otherwise.
166 # PARITY_NONE is _not_ allowed as value for 'parity_type'.
167 def parity_ok(parity_type, parity_bit, data, num_data_bits):
168
169     # Handle easy cases first (parity bit is always 1 or 0).
170     if parity_type == PARITY_ZERO:
171         return parity_bit == 0
172     elif parity_type == PARITY_ONE:
173         return parity_bit == 1
174
175     # Count number of 1 (high) bits in the data (and the parity bit itself!).
176     ones = bin(data).count('1') + parity_bit
177
178     # Check for odd/even parity.
179     if parity_type == PARITY_ODD:
180         return (ones % 2) == 1
181     elif parity_type == PARITY_EVEN:
182         return (ones % 2) == 0
183     else:
184         raise Exception('Invalid parity type: %d' % parity_type)
185
186 class Decoder(srd.Decoder):
187     api_version = 1
188     id = 'uart'
189     name = 'UART'
190     longname = 'Universal Asynchronous Receiver/Transmitter'
191     desc = 'Universal Asynchronous Receiver/Transmitter (UART)'
192     longdesc = 'TODO.'
193     license = 'gplv2+'
194     inputs = ['logic']
195     outputs = ['uart']
196     probes = [
197         # Allow specifying only one of the signals, e.g. if only one data
198         # direction exists (or is relevant).
199         {'id': 'rx', 'name': 'RX', 'desc': 'UART receive line'},
200         {'id': 'tx', 'name': 'TX', 'desc': 'UART transmit line'},
201     ]
202     optional_probes = []
203     options = {
204         'baudrate': ['Baud rate', 115200],
205         'num_data_bits': ['Data bits', 8], # Valid: 5-9.
206         'parity_type': ['Parity type', PARITY_NONE],
207         'parity_check': ['Check parity?', True], # TODO: Bool supported?
208         'num_stop_bits': ['Stop bit(s)', STOP_BITS_1],
209         'bit_order': ['Bit order', LSB_FIRST],
210         # TODO: Options to invert the signal(s).
211     }
212     annotations = [
213         ['ASCII', 'Data bytes as ASCII characters'],
214         ['Decimal', 'Databytes as decimal, integer values'],
215         ['Hex', 'Data bytes in hex format'],
216         ['Octal', 'Data bytes as octal numbers'],
217         ['Bits', 'Data bytes in bit notation (sequence of 0/1 digits)'],
218     ]
219
220     def putx(self, rxtx, data):
221         self.put(self.startsample[rxtx], self.samplenum - 1, self.out_ann, data)
222
223     def __init__(self, **kwargs):
224         self.samplenum = 0
225         self.frame_start = [-1, -1]
226         self.startbit = [-1, -1]
227         self.cur_data_bit = [0, 0]
228         self.databyte = [0, 0]
229         self.stopbit1 = [-1, -1]
230         self.startsample = [-1, -1]
231
232         # Initial state.
233         self.state = [WAIT_FOR_START_BIT, WAIT_FOR_START_BIT]
234
235         self.oldbit = [None, None]
236
237     def start(self, metadata):
238         self.samplerate = metadata['samplerate']
239         self.out_proto = self.add(srd.OUTPUT_PROTO, 'uart')
240         self.out_ann = self.add(srd.OUTPUT_ANN, 'uart')
241
242         # The width of one UART bit in number of samples.
243         self.bit_width = \
244             float(self.samplerate) / float(self.options['baudrate'])
245
246     def report(self):
247         pass
248
249     # Return true if we reached the middle of the desired bit, false otherwise.
250     def reached_bit(self, rxtx, bitnum):
251         # bitpos is the samplenumber which is in the middle of the
252         # specified UART bit (0 = start bit, 1..x = data, x+1 = parity bit
253         # (if used) or the first stop bit, and so on).
254         bitpos = self.frame_start[rxtx] + (self.bit_width / 2.0)
255         bitpos += bitnum * self.bit_width
256         if self.samplenum >= bitpos:
257             return True
258         return False
259
260     def reached_bit_last(self, rxtx, bitnum):
261         bitpos = self.frame_start[rxtx] + ((bitnum + 1) * self.bit_width)
262         if self.samplenum >= bitpos:
263             return True
264         return False
265
266     def wait_for_start_bit(self, rxtx, old_signal, signal):
267         # The start bit is always 0 (low). As the idle UART (and the stop bit)
268         # level is 1 (high), the beginning of a start bit is a falling edge.
269         if not (old_signal == 1 and signal == 0):
270             return
271
272         # Save the sample number where the start bit begins.
273         self.frame_start[rxtx] = self.samplenum
274
275         self.state[rxtx] = GET_START_BIT
276
277     def get_start_bit(self, rxtx, signal):
278         # Skip samples until we're in the middle of the start bit.
279         if not self.reached_bit(rxtx, 0):
280             return
281
282         self.startbit[rxtx] = signal
283
284         # The startbit must be 0. If not, we report an error.
285         if self.startbit[rxtx] != 0:
286             self.put(self.frame_start[rxtx], self.samplenum, self.out_proto,
287                      [T_INVALID_START, rxtx, self.startbit[rxtx]])
288             # TODO: Abort? Ignore rest of the frame?
289
290         self.cur_data_bit[rxtx] = 0
291         self.databyte[rxtx] = 0
292         self.startsample[rxtx] = -1
293
294         self.state[rxtx] = GET_DATA_BITS
295
296         self.put(self.frame_start[rxtx], self.samplenum, self.out_proto,
297                  [T_START, rxtx, self.startbit[rxtx]])
298         self.put(self.frame_start[rxtx], self.samplenum, self.out_ann,
299                  [ANN_ASCII, ['Start bit', 'Start', 'S']])
300
301     def get_data_bits(self, rxtx, signal):
302         # Skip samples until we're in the middle of the desired data bit.
303         if not self.reached_bit(rxtx, self.cur_data_bit[rxtx] + 1):
304             return
305
306         # Save the sample number where the data byte starts.
307         if self.startsample[rxtx] == -1:
308             self.startsample[rxtx] = self.samplenum
309
310         # Get the next data bit in LSB-first or MSB-first fashion.
311         if self.options['bit_order'] == LSB_FIRST:
312             self.databyte[rxtx] >>= 1
313             self.databyte[rxtx] |= \
314                 (signal << (self.options['num_data_bits'] - 1))
315         elif self.options['bit_order'] == MSB_FIRST:
316             self.databyte[rxtx] <<= 1
317             self.databyte[rxtx] |= (signal << 0)
318         else:
319             raise Exception('Invalid bit order value: %d',
320                             self.options['bit_order'])
321
322         # Return here, unless we already received all data bits.
323         # TODO? Off-by-one?
324         if self.cur_data_bit[rxtx] < self.options['num_data_bits'] - 1:
325             self.cur_data_bit[rxtx] += 1
326             return
327
328         self.state[rxtx] = GET_PARITY_BIT
329
330         self.put(self.startsample[rxtx], self.samplenum - 1, self.out_proto,
331                  [T_DATA, rxtx, self.databyte[rxtx]])
332
333         s = 'RX: ' if (rxtx == RX) else 'TX: '
334         self.putx(rxtx, [ANN_ASCII, [s + chr(self.databyte[rxtx])]])
335         self.putx(rxtx, [ANN_DEC,   [s + str(self.databyte[rxtx])]])
336         self.putx(rxtx, [ANN_HEX,   [s + hex(self.databyte[rxtx]),
337                                      s + hex(self.databyte[rxtx])[2:]]])
338         self.putx(rxtx, [ANN_OCT,   [s + oct(self.databyte[rxtx]),
339                                      s + oct(self.databyte[rxtx])[2:]]])
340         self.putx(rxtx, [ANN_BITS,  [s + bin(self.databyte[rxtx]),
341                                      s + bin(self.databyte[rxtx])[2:]]])
342
343     def get_parity_bit(self, rxtx, signal):
344         # If no parity is used/configured, skip to the next state immediately.
345         if self.options['parity_type'] == PARITY_NONE:
346             self.state[rxtx] = GET_STOP_BITS
347             return
348
349         # Skip samples until we're in the middle of the parity bit.
350         if not self.reached_bit(rxtx, self.options['num_data_bits'] + 1):
351             return
352
353         self.paritybit[rxtx] = signal
354
355         self.state[rxtx] = GET_STOP_BITS
356
357         if parity_ok(self.options['parity_type'], self.paritybit[rxtx],
358                      self.databyte[rxtx], self.options['num_data_bits']):
359             # TODO: Fix range.
360             self.put(self.samplenum, self.samplenum, self.out_proto,
361                      [T_PARITY_BIT, rxtx, self.paritybit[rxtx]])
362             self.put(self.samplenum, self.samplenum, self.out_ann,
363                      [ANN_ASCII, ['Parity bit', 'Parity', 'P']])
364         else:
365             # TODO: Fix range.
366             # TODO: Return expected/actual parity values.
367             self.put(self.samplenum, self.samplenum, self.out_proto,
368                      [T_PARITY_ERROR, rxtx, (0, 1)]) # FIXME: Dummy tuple...
369             self.put(self.samplenum, self.samplenum, self.out_ann,
370                      [ANN_ASCII, ['Parity error', 'Parity err', 'PE']])
371
372     # TODO: Currently only supports 1 stop bit.
373     def get_stop_bits(self, rxtx, signal):
374         # Skip samples until we're in the middle of the stop bit(s).
375         skip_parity = 0 if self.options['parity_type'] == PARITY_NONE else 1
376         b = self.options['num_data_bits'] + 1 + skip_parity
377         if not self.reached_bit(rxtx, b):
378             return
379
380         self.stopbit1[rxtx] = signal
381
382         # Stop bits must be 1. If not, we report an error.
383         if self.stopbit1[rxtx] != 1:
384             self.put(self.frame_start[rxtx], self.samplenum, self.out_proto,
385                      [T_INVALID_STOP, rxtx, self.stopbit1[rxtx]])
386             # TODO: Abort? Ignore the frame? Other?
387
388         self.state[rxtx] = WAIT_FOR_START_BIT
389
390         # TODO: Fix range.
391         self.put(self.samplenum, self.samplenum, self.out_proto,
392                  [T_STOP, rxtx, self.stopbit1[rxtx]])
393         self.put(self.samplenum, self.samplenum, self.out_ann,
394                  [ANN_ASCII, ['Stop bit', 'Stop', 'P']])
395
396     def decode(self, ss, es, data):
397         # TODO: Either RX or TX could be omitted (optional probe).
398         for (samplenum, (rx, tx)) in data:
399
400             # TODO: Start counting at 0 or 1? Increase before or after?
401             self.samplenum += 1
402
403             # First sample: Save RX/TX value.
404             if self.oldbit[RX] == None:
405                 self.oldbit[RX] = rx
406                 continue
407             if self.oldbit[TX] == None:
408                 self.oldbit[TX] = tx
409                 continue
410
411             # State machine.
412             for rxtx in (RX, TX):
413                 signal = rx if (rxtx == RX) else tx
414
415                 if self.state[rxtx] == WAIT_FOR_START_BIT:
416                     self.wait_for_start_bit(rxtx, self.oldbit[rxtx], signal)
417                 elif self.state[rxtx] == GET_START_BIT:
418                     self.get_start_bit(rxtx, signal)
419                 elif self.state[rxtx] == GET_DATA_BITS:
420                     self.get_data_bits(rxtx, signal)
421                 elif self.state[rxtx] == GET_PARITY_BIT:
422                     self.get_parity_bit(rxtx, signal)
423                 elif self.state[rxtx] == GET_STOP_BITS:
424                     self.get_stop_bits(rxtx, signal)
425                 else:
426                     raise Exception('Invalid state: %d' % self.state[rxtx])
427
428                 # Save current RX/TX values for the next round.
429                 self.oldbit[rxtx] = signal
430