license: remove FSF postal address from boiler plate license text
[libsigrokdecode.git] / decoders / uart / pd.py
1 ##
2 ## This file is part of the libsigrokdecode project.
3 ##
4 ## Copyright (C) 2011-2014 Uwe Hermann <uwe@hermann-uwe.de>
5 ##
6 ## This program is free software; you can redistribute it and/or modify
7 ## it under the terms of the GNU General Public License as published by
8 ## the Free Software Foundation; either version 2 of the License, or
9 ## (at your option) any later version.
10 ##
11 ## This program is distributed in the hope that it will be useful,
12 ## but WITHOUT ANY WARRANTY; without even the implied warranty of
13 ## MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
14 ## GNU General Public License for more details.
15 ##
16 ## You should have received a copy of the GNU General Public License
17 ## along with this program; if not, see <http://www.gnu.org/licenses/>.
18 ##
19
20 import sigrokdecode as srd
21 from math import floor, ceil
22
23 '''
24 OUTPUT_PYTHON format:
25
26 Packet:
27 [<ptype>, <rxtx>, <pdata>]
28
29 This is the list of <ptype>s and their respective <pdata> values:
30  - 'STARTBIT': The data is the (integer) value of the start bit (0/1).
31  - 'DATA': This is always a tuple containing two items:
32    - 1st item: the (integer) value of the UART data. Valid values
33      range from 0 to 511 (as the data can be up to 9 bits in size).
34    - 2nd item: the list of individual data bits and their ss/es numbers.
35  - 'PARITYBIT': The data is the (integer) value of the parity bit (0/1).
36  - 'STOPBIT': The data is the (integer) value of the stop bit (0 or 1).
37  - 'INVALID STARTBIT': The data is the (integer) value of the start bit (0/1).
38  - 'INVALID STOPBIT': The data is the (integer) value of the stop bit (0/1).
39  - 'PARITY ERROR': The data is a tuple with two entries. The first one is
40    the expected parity value, the second is the actual parity value.
41  - TODO: Frame error?
42
43 The <rxtx> field is 0 for RX packets, 1 for TX packets.
44 '''
45
46 # Used for differentiating between the two data directions.
47 RX = 0
48 TX = 1
49
50 # Given a parity type to check (odd, even, zero, one), the value of the
51 # parity bit, the value of the data, and the length of the data (5-9 bits,
52 # usually 8 bits) return True if the parity is correct, False otherwise.
53 # 'none' is _not_ allowed as value for 'parity_type'.
54 def parity_ok(parity_type, parity_bit, data, num_data_bits):
55
56     # Handle easy cases first (parity bit is always 1 or 0).
57     if parity_type == 'zero':
58         return parity_bit == 0
59     elif parity_type == 'one':
60         return parity_bit == 1
61
62     # Count number of 1 (high) bits in the data (and the parity bit itself!).
63     ones = bin(data).count('1') + parity_bit
64
65     # Check for odd/even parity.
66     if parity_type == 'odd':
67         return (ones % 2) == 1
68     elif parity_type == 'even':
69         return (ones % 2) == 0
70
71 class SamplerateError(Exception):
72     pass
73
74 class ChannelError(Exception):
75     pass
76
77 class Decoder(srd.Decoder):
78     api_version = 2
79     id = 'uart'
80     name = 'UART'
81     longname = 'Universal Asynchronous Receiver/Transmitter'
82     desc = 'Asynchronous, serial bus.'
83     license = 'gplv2+'
84     inputs = ['logic']
85     outputs = ['uart']
86     optional_channels = (
87         # Allow specifying only one of the signals, e.g. if only one data
88         # direction exists (or is relevant).
89         {'id': 'rx', 'name': 'RX', 'desc': 'UART receive line'},
90         {'id': 'tx', 'name': 'TX', 'desc': 'UART transmit line'},
91     )
92     options = (
93         {'id': 'baudrate', 'desc': 'Baud rate', 'default': 115200},
94         {'id': 'num_data_bits', 'desc': 'Data bits', 'default': 8,
95             'values': (5, 6, 7, 8, 9)},
96         {'id': 'parity_type', 'desc': 'Parity type', 'default': 'none',
97             'values': ('none', 'odd', 'even', 'zero', 'one')},
98         {'id': 'parity_check', 'desc': 'Check parity?', 'default': 'yes',
99             'values': ('yes', 'no')},
100         {'id': 'num_stop_bits', 'desc': 'Stop bits', 'default': 1.0,
101             'values': (0.0, 0.5, 1.0, 1.5)},
102         {'id': 'bit_order', 'desc': 'Bit order', 'default': 'lsb-first',
103             'values': ('lsb-first', 'msb-first')},
104         {'id': 'format', 'desc': 'Data format', 'default': 'hex',
105             'values': ('ascii', 'dec', 'hex', 'oct', 'bin')},
106         {'id': 'invert_rx', 'desc': 'Invert RX?', 'default': 'no',
107             'values': ('yes', 'no')},
108         {'id': 'invert_tx', 'desc': 'Invert TX?', 'default': 'no',
109             'values': ('yes', 'no')},
110     )
111     annotations = (
112         ('rx-data', 'RX data'),
113         ('tx-data', 'TX data'),
114         ('rx-start', 'RX start bits'),
115         ('tx-start', 'TX start bits'),
116         ('rx-parity-ok', 'RX parity OK bits'),
117         ('tx-parity-ok', 'TX parity OK bits'),
118         ('rx-parity-err', 'RX parity error bits'),
119         ('tx-parity-err', 'TX parity error bits'),
120         ('rx-stop', 'RX stop bits'),
121         ('tx-stop', 'TX stop bits'),
122         ('rx-warnings', 'RX warnings'),
123         ('tx-warnings', 'TX warnings'),
124         ('rx-data-bits', 'RX data bits'),
125         ('tx-data-bits', 'TX data bits'),
126     )
127     annotation_rows = (
128         ('rx-data', 'RX', (0, 2, 4, 6, 8)),
129         ('rx-data-bits', 'RX bits', (12,)),
130         ('rx-warnings', 'RX warnings', (10,)),
131         ('tx-data', 'TX', (1, 3, 5, 7, 9)),
132         ('tx-data-bits', 'TX bits', (13,)),
133         ('tx-warnings', 'TX warnings', (11,)),
134     )
135     binary = (
136         ('rx', 'RX dump'),
137         ('tx', 'TX dump'),
138         ('rxtx', 'RX/TX dump'),
139     )
140     idle_state = ['WAIT FOR START BIT', 'WAIT FOR START BIT']
141
142     def putx(self, rxtx, data):
143         s, halfbit = self.startsample[rxtx], self.bit_width / 2.0
144         self.put(s - floor(halfbit), self.samplenum + ceil(halfbit), self.out_ann, data)
145
146     def putpx(self, rxtx, data):
147         s, halfbit = self.startsample[rxtx], self.bit_width / 2.0
148         self.put(s - floor(halfbit), self.samplenum + ceil(halfbit), self.out_python, data)
149
150     def putg(self, data):
151         s, halfbit = self.samplenum, self.bit_width / 2.0
152         self.put(s - floor(halfbit), s + ceil(halfbit), self.out_ann, data)
153
154     def putp(self, data):
155         s, halfbit = self.samplenum, self.bit_width / 2.0
156         self.put(s - floor(halfbit), s + ceil(halfbit), self.out_python, data)
157
158     def putbin(self, rxtx, data):
159         s, halfbit = self.startsample[rxtx], self.bit_width / 2.0
160         self.put(s - floor(halfbit), self.samplenum + ceil(halfbit), self.out_binary, data)
161
162     def __init__(self):
163         self.samplerate = None
164         self.samplenum = 0
165         self.frame_start = [-1, -1]
166         self.startbit = [-1, -1]
167         self.cur_data_bit = [0, 0]
168         self.datavalue = [0, 0]
169         self.paritybit = [-1, -1]
170         self.stopbit1 = [-1, -1]
171         self.startsample = [-1, -1]
172         self.state = ['WAIT FOR START BIT', 'WAIT FOR START BIT']
173         self.oldbit = [1, 1]
174         self.oldpins = [-1, -1]
175         self.databits = [[], []]
176
177     def start(self):
178         self.out_python = self.register(srd.OUTPUT_PYTHON)
179         self.out_binary = self.register(srd.OUTPUT_BINARY)
180         self.out_ann = self.register(srd.OUTPUT_ANN)
181         self.bw = (self.options['num_data_bits'] + 7) // 8
182
183     def metadata(self, key, value):
184         if key == srd.SRD_CONF_SAMPLERATE:
185             self.samplerate = value
186             # The width of one UART bit in number of samples.
187             self.bit_width = float(self.samplerate) / float(self.options['baudrate'])
188
189     # Return true if we reached the middle of the desired bit, false otherwise.
190     def reached_bit(self, rxtx, bitnum):
191         # bitpos is the samplenumber which is in the middle of the
192         # specified UART bit (0 = start bit, 1..x = data, x+1 = parity bit
193         # (if used) or the first stop bit, and so on).
194         # The samples within bit are 0, 1, ..., (bit_width - 1), therefore
195         # index of the middle sample within bit window is (bit_width - 1) / 2.
196         bitpos = self.frame_start[rxtx] + (self.bit_width - 1) / 2.0
197         bitpos += bitnum * self.bit_width
198         if self.samplenum >= bitpos:
199             return True
200         return False
201
202     def reached_bit_last(self, rxtx, bitnum):
203         bitpos = self.frame_start[rxtx] + ((bitnum + 1) * self.bit_width)
204         if self.samplenum >= bitpos:
205             return True
206         return False
207
208     def wait_for_start_bit(self, rxtx, old_signal, signal):
209         # The start bit is always 0 (low). As the idle UART (and the stop bit)
210         # level is 1 (high), the beginning of a start bit is a falling edge.
211         if not (old_signal == 1 and signal == 0):
212             return
213
214         # Save the sample number where the start bit begins.
215         self.frame_start[rxtx] = self.samplenum
216
217         self.state[rxtx] = 'GET START BIT'
218
219     def get_start_bit(self, rxtx, signal):
220         # Skip samples until we're in the middle of the start bit.
221         if not self.reached_bit(rxtx, 0):
222             return
223
224         self.startbit[rxtx] = signal
225
226         # The startbit must be 0. If not, we report an error and wait
227         # for the next start bit (assuming this one was spurious).
228         if self.startbit[rxtx] != 0:
229             self.putp(['INVALID STARTBIT', rxtx, self.startbit[rxtx]])
230             self.putg([rxtx + 10, ['Frame error', 'Frame err', 'FE']])
231             self.state[rxtx] = 'WAIT FOR START BIT'
232             return
233
234         self.cur_data_bit[rxtx] = 0
235         self.datavalue[rxtx] = 0
236         self.startsample[rxtx] = -1
237
238         self.state[rxtx] = 'GET DATA BITS'
239
240         self.putp(['STARTBIT', rxtx, self.startbit[rxtx]])
241         self.putg([rxtx + 2, ['Start bit', 'Start', 'S']])
242
243     def get_data_bits(self, rxtx, signal):
244         # Skip samples until we're in the middle of the desired data bit.
245         if not self.reached_bit(rxtx, self.cur_data_bit[rxtx] + 1):
246             return
247
248         # Save the sample number of the middle of the first data bit.
249         if self.startsample[rxtx] == -1:
250             self.startsample[rxtx] = self.samplenum
251
252         # Get the next data bit in LSB-first or MSB-first fashion.
253         if self.options['bit_order'] == 'lsb-first':
254             self.datavalue[rxtx] >>= 1
255             self.datavalue[rxtx] |= \
256                 (signal << (self.options['num_data_bits'] - 1))
257         else:
258             self.datavalue[rxtx] <<= 1
259             self.datavalue[rxtx] |= (signal << 0)
260
261         self.putg([rxtx + 12, ['%d' % signal]])
262
263         # Store individual data bits and their start/end samplenumbers.
264         s, halfbit = self.samplenum, int(self.bit_width / 2)
265         self.databits[rxtx].append([signal, s - halfbit, s + halfbit])
266
267         # Return here, unless we already received all data bits.
268         if self.cur_data_bit[rxtx] < self.options['num_data_bits'] - 1:
269             self.cur_data_bit[rxtx] += 1
270             return
271
272         self.state[rxtx] = 'GET PARITY BIT'
273
274         self.putpx(rxtx, ['DATA', rxtx,
275             (self.datavalue[rxtx], self.databits[rxtx])])
276
277         b = self.datavalue[rxtx]
278         formatted = self.format_value(b)
279         if formatted is not None:
280             self.putx(rxtx, [rxtx, [formatted]])
281
282         bdata = b.to_bytes(self.bw, byteorder='big')
283         self.putbin(rxtx, [rxtx, bdata])
284         self.putbin(rxtx, [2, bdata])
285
286         self.databits[rxtx] = []
287
288     def format_value(self, v):
289         # Format value 'v' according to configured options.
290         # Reflects the user selected kind of representation, as well as
291         # the number of data bits in the UART frames.
292
293         fmt, bits = self.options['format'], self.options['num_data_bits']
294
295         # Assume "is printable" for values from 32 to including 126,
296         # below 32 is "control" and thus not printable, above 127 is
297         # "not ASCII" in its strict sense, 127 (DEL) is not printable,
298         # fall back to hex representation for non-printables.
299         if fmt == 'ascii':
300             if v in range(32, 126 + 1):
301                 return chr(v)
302             hexfmt = "[{:02X}]" if bits <= 8 else "[{:03X}]"
303             return hexfmt.format(v)
304
305         # Mere number to text conversion without prefix and padding
306         # for the "decimal" output format.
307         if fmt == 'dec':
308             return "{:d}".format(v)
309
310         # Padding with leading zeroes for hex/oct/bin formats, but
311         # without a prefix for density -- since the format is user
312         # specified, there is no ambiguity.
313         if fmt == 'hex':
314             digits = (bits + 4 - 1) // 4
315             fmtchar = "X"
316         elif fmt == 'oct':
317             digits = (bits + 3 - 1) // 3
318             fmtchar = "o"
319         elif fmt == 'bin':
320             digits = bits
321             fmtchar = "b"
322         else:
323             fmtchar = None
324         if fmtchar is not None:
325             fmt = "{{:0{:d}{:s}}}".format(digits, fmtchar)
326             return fmt.format(v)
327
328         return None
329
330     def get_parity_bit(self, rxtx, signal):
331         # If no parity is used/configured, skip to the next state immediately.
332         if self.options['parity_type'] == 'none':
333             self.state[rxtx] = 'GET STOP BITS'
334             return
335
336         # Skip samples until we're in the middle of the parity bit.
337         if not self.reached_bit(rxtx, self.options['num_data_bits'] + 1):
338             return
339
340         self.paritybit[rxtx] = signal
341
342         self.state[rxtx] = 'GET STOP BITS'
343
344         if parity_ok(self.options['parity_type'], self.paritybit[rxtx],
345                      self.datavalue[rxtx], self.options['num_data_bits']):
346             self.putp(['PARITYBIT', rxtx, self.paritybit[rxtx]])
347             self.putg([rxtx + 4, ['Parity bit', 'Parity', 'P']])
348         else:
349             # TODO: Return expected/actual parity values.
350             self.putp(['PARITY ERROR', rxtx, (0, 1)]) # FIXME: Dummy tuple...
351             self.putg([rxtx + 6, ['Parity error', 'Parity err', 'PE']])
352
353     # TODO: Currently only supports 1 stop bit.
354     def get_stop_bits(self, rxtx, signal):
355         # Skip samples until we're in the middle of the stop bit(s).
356         skip_parity = 0 if self.options['parity_type'] == 'none' else 1
357         b = self.options['num_data_bits'] + 1 + skip_parity
358         if not self.reached_bit(rxtx, b):
359             return
360
361         self.stopbit1[rxtx] = signal
362
363         # Stop bits must be 1. If not, we report an error.
364         if self.stopbit1[rxtx] != 1:
365             self.putp(['INVALID STOPBIT', rxtx, self.stopbit1[rxtx]])
366             self.putg([rxtx + 10, ['Frame error', 'Frame err', 'FE']])
367             # TODO: Abort? Ignore the frame? Other?
368
369         self.state[rxtx] = 'WAIT FOR START BIT'
370
371         self.putp(['STOPBIT', rxtx, self.stopbit1[rxtx]])
372         self.putg([rxtx + 4, ['Stop bit', 'Stop', 'T']])
373
374     def decode(self, ss, es, data):
375         if not self.samplerate:
376             raise SamplerateError('Cannot decode without samplerate.')
377         for (self.samplenum, pins) in data:
378
379             # We want to skip identical samples for performance reasons but,
380             # for now, we can only do that when we are in the idle state
381             # (meaning both channels are waiting for the start bit).
382             if self.state == self.idle_state and self.oldpins == pins:
383                 continue
384
385             self.oldpins, (rx, tx) = pins, pins
386
387             if self.options['invert_rx'] == 'yes':
388                 rx = not rx
389             if self.options['invert_tx'] == 'yes':
390                 tx = not tx
391
392             # Either RX or TX (but not both) can be omitted.
393             has_pin = [rx in (0, 1), tx in (0, 1)]
394             if has_pin == [False, False]:
395                 raise ChannelError('Either TX or RX (or both) pins required.')
396
397             # State machine.
398             for rxtx in (RX, TX):
399                 # Don't try to handle RX (or TX) if not supplied.
400                 if not has_pin[rxtx]:
401                     continue
402
403                 signal = rx if (rxtx == RX) else tx
404
405                 if self.state[rxtx] == 'WAIT FOR START BIT':
406                     self.wait_for_start_bit(rxtx, self.oldbit[rxtx], signal)
407                 elif self.state[rxtx] == 'GET START BIT':
408                     self.get_start_bit(rxtx, signal)
409                 elif self.state[rxtx] == 'GET DATA BITS':
410                     self.get_data_bits(rxtx, signal)
411                 elif self.state[rxtx] == 'GET PARITY BIT':
412                     self.get_parity_bit(rxtx, signal)
413                 elif self.state[rxtx] == 'GET STOP BITS':
414                     self.get_stop_bits(rxtx, signal)
415
416                 # Save current RX/TX values for the next round.
417                 self.oldbit[rxtx] = signal