decoders/spi/pd.py

   1 ##
   2 ## This file is part of the libsigrokdecode project.
   3 ##
   4 ## Copyright (C) 2011 Gareth McMullin <gareth@blacksphere.co.nz>
   5 ## Copyright (C) 2012-2014 Uwe Hermann <uwe@hermann-uwe.de>
   6 ##
   7 ## This program is free software; you can redistribute it and/or modify
   8 ## it under the terms of the GNU General Public License as published by
   9 ## the Free Software Foundation; either version 2 of the License, or
  10 ## (at your option) any later version.
  11 ##
  12 ## This program is distributed in the hope that it will be useful,
  13 ## but WITHOUT ANY WARRANTY; without even the implied warranty of
  14 ## MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  15 ## GNU General Public License for more details.
  16 ##
  17 ## You should have received a copy of the GNU General Public License
  18 ## along with this program; if not, write to the Free Software
  19 ## Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  20 ##
  21
  22 import sigrokdecode as srd
  23
  24 '''
  25 OUTPUT_PYTHON format:
  26
  27 Packet:
  28 [<ptype>, <data1>, <data2>]
  29
  30 <ptype>:
  31  - 'DATA': <data1> contains the MOSI data, <data2> contains the MISO data.
  32    The data is _usually_ 8 bits (but can also be fewer or more bits).
  33    Both data items are Python numbers (not strings), or None if the respective
  34    channel was not supplied.
  35  - 'BITS': <data1>/<data2> contain a list of bit values in this MOSI/MISO data
  36    item, and for each of those also their respective start-/endsample numbers.
  37  - 'CS CHANGE': <data1> is the old CS# pin value, <data2> is the new value.
  38    Both data items are Python numbers (0/1), not strings. At the beginning of
  39    the decoding a packet is generated with <data1> = None and <data2> being the
  40    initial state of the CS# pin or None if the chip select pin is not supplied.
  41
  42 Examples:
  43  ['CS-CHANGE', None, 1]
  44  ['CS-CHANGE', 1, 0]
  45  ['DATA', 0xff, 0x3a]
  46  ['BITS', [[1, 80, 82], [1, 83, 84], [1, 85, 86], [1, 87, 88],
  47            [1, 89, 90], [1, 91, 92], [1, 93, 94], [1, 95, 96]],
  48           [[0, 80, 82], [1, 83, 84], [0, 85, 86], [1, 87, 88],
  49            [1, 89, 90], [1, 91, 92], [0, 93, 94], [0, 95, 96]]]
  50  ['DATA', 0x65, 0x00]
  51  ['DATA', 0xa8, None]
  52  ['DATA', None, 0x55]
  53  ['CS-CHANGE', 0, 1]
  54 '''
  55
  56 # Key: (CPOL, CPHA). Value: SPI mode.
  57 # Clock polarity (CPOL) = 0/1: Clock is low/high when inactive.
  58 # Clock phase (CPHA) = 0/1: Data is valid on the leading/trailing clock edge.
  59 spi_mode = {
  60     (0, 0): 0, # Mode 0
  61     (0, 1): 1, # Mode 1
  62     (1, 0): 2, # Mode 2
  63     (1, 1): 3, # Mode 3
  64 }
  65
  66 class SamplerateError(Exception):
  67     pass
  68
  69 class ChannelError(Exception):
  70     pass
  71
  72 class Decoder(srd.Decoder):
  73     api_version = 2
  74     id = 'spi'
  75     name = 'SPI'
  76     longname = 'Serial Peripheral Interface'
  77     desc = 'Full-duplex, synchronous, serial bus.'
  78     license = 'gplv2+'
  79     inputs = ['logic']
  80     outputs = ['spi']
  81     channels = (
  82         {'id': 'clk', 'name': 'CLK', 'desc': 'Clock'},
  83     )
  84     optional_channels = (
  85         {'id': 'miso', 'name': 'MISO', 'desc': 'Master in, slave out'},
  86         {'id': 'mosi', 'name': 'MOSI', 'desc': 'Master out, slave in'},
  87         {'id': 'cs', 'name': 'CS#', 'desc': 'Chip-select'},
  88     )
  89     options = (
  90         {'id': 'cs_polarity', 'desc': 'CS# polarity', 'default': 'active-low',
  91             'values': ('active-low', 'active-high')},
  92         {'id': 'cpol', 'desc': 'Clock polarity', 'default': 0,
  93             'values': (0, 1)},
  94         {'id': 'cpha', 'desc': 'Clock phase', 'default': 0,
  95             'values': (0, 1)},
  96         {'id': 'bitorder', 'desc': 'Bit order',
  97             'default': 'msb-first', 'values': ('msb-first', 'lsb-first')},
  98         {'id': 'wordsize', 'desc': 'Word size', 'default': 8},
  99     )
 100     annotations = (
 101         ('miso-data', 'MISO data'),
 102         ('mosi-data', 'MOSI data'),
 103         ('miso-bits', 'MISO bits'),
 104         ('mosi-bits', 'MOSI bits'),
 105         ('warnings', 'Human-readable warnings'),
 106     )
 107     annotation_rows = (
 108         ('miso-data', 'MISO data', (0,)),
 109         ('miso-bits', 'MISO bits', (2,)),
 110         ('mosi-data', 'MOSI data', (1,)),
 111         ('mosi-bits', 'MOSI bits', (3,)),
 112         ('other', 'Other', (4,)),
 113     )
 114
 115     def __init__(self):
 116         self.samplerate = None
 117         self.oldclk = 1
 118         self.bitcount = 0
 119         self.misodata = self.mosidata = 0
 120         self.misobits = []
 121         self.mosibits = []
 122         self.ss_block = -1
 123         self.samplenum = -1
 124         self.cs_was_deasserted = False
 125         self.oldcs = None
 126         self.oldpins = None
 127         self.have_cs = self.have_miso = self.have_mosi = None
 128         self.no_cs_notification = False
 129
 130     def metadata(self, key, value):
 131         if key == srd.SRD_CONF_SAMPLERATE:
 132             self.samplerate = value
 133
 134     def start(self):
 135         self.out_python = self.register(srd.OUTPUT_PYTHON)
 136         self.out_ann = self.register(srd.OUTPUT_ANN)
 137         self.out_bitrate = self.register(srd.OUTPUT_META,
 138                 meta=(int, 'Bitrate', 'Bitrate during transfers'))
 139
 140     def putw(self, data):
 141         self.put(self.ss_block, self.samplenum, self.out_ann, data)
 142
 143     def putdata(self):
 144         # Pass MISO and MOSI bits and then data to the next PD up the stack.
 145         so = self.misodata if self.have_miso else None
 146         si = self.mosidata if self.have_mosi else None
 147         so_bits = self.misobits if self.have_miso else None
 148         si_bits = self.mosibits if self.have_mosi else None
 149
 150         if self.have_miso:
 151             ss, es = self.misobits[-1][1], self.misobits[0][2]
 152         if self.have_mosi:
 153             ss, es = self.mosibits[-1][1], self.mosibits[0][2]
 154
 155         self.put(ss, es, self.out_python, ['BITS', si_bits, so_bits])
 156         self.put(ss, es, self.out_python, ['DATA', si, so])
 157
 158         # Bit annotations.
 159         if self.have_miso:
 160             for bit in self.misobits:
 161                 self.put(bit[1], bit[2], self.out_ann, [2, ['%d' % bit[0]]])
 162         if self.have_mosi:
 163             for bit in self.mosibits:
 164                 self.put(bit[1], bit[2], self.out_ann, [3, ['%d' % bit[0]]])
 165
 166         # Dataword annotations.
 167         if self.have_miso:
 168             self.put(ss, es, self.out_ann, [0, ['%02X' % self.misodata]])
 169         if self.have_mosi:
 170             self.put(ss, es, self.out_ann, [1, ['%02X' % self.mosidata]])
 171
 172     def reset_decoder_state(self):
 173         self.misodata = 0 if self.have_miso else None
 174         self.mosidata = 0 if self.have_mosi else None
 175         self.misobits = [] if self.have_miso else None
 176         self.mosibits = [] if self.have_mosi else None
 177         self.bitcount = 0
 178
 179     def handle_bit(self, miso, mosi, clk, cs):
 180         # If this is the first bit of a dataword, save its sample number.
 181         if self.bitcount == 0:
 182             self.ss_block = self.samplenum
 183             self.cs_was_deasserted = False
 184             if self.have_cs:
 185                 active_low = (self.options['cs_polarity'] == 'active-low')
 186                 self.cs_was_deasserted = (cs == 1) if active_low else (cs == 0)
 187
 188         ws = self.options['wordsize']
 189
 190         # Receive MISO bit into our shift register.
 191         if self.have_miso:
 192             if self.options['bitorder'] == 'msb-first':
 193                 self.misodata |= miso << (ws - 1 - self.bitcount)
 194             else:
 195                 self.misodata |= miso << self.bitcount
 196
 197         # Receive MOSI bit into our shift register.
 198         if self.have_mosi:
 199             if self.options['bitorder'] == 'msb-first':
 200                 self.mosidata |= mosi << (ws - 1 - self.bitcount)
 201             else:
 202                 self.mosidata |= mosi << self.bitcount
 203
 204         # Guesstimate the endsample for this bit (can be overridden below).
 205         es = self.samplenum
 206         if self.bitcount > 0:
 207             if self.have_miso:
 208                 es += self.samplenum - self.misobits[0][1]
 209             elif self.have_mosi:
 210                 es += self.samplenum - self.mosibits[0][1]
 211
 212         if self.have_miso:
 213             self.misobits.insert(0, [miso, self.samplenum, es])
 214         if self.have_mosi:
 215             self.mosibits.insert(0, [mosi, self.samplenum, es])
 216
 217         if self.bitcount > 0 and self.have_miso:
 218             self.misobits[1][2] = self.samplenum
 219         if self.bitcount > 0 and self.have_mosi:
 220             self.mosibits[1][2] = self.samplenum
 221
 222         self.bitcount += 1
 223
 224         # Continue to receive if not enough bits were received, yet.
 225         if self.bitcount != ws:
 226             return
 227
 228         self.putdata()
 229
 230         # Meta bitrate.
 231         elapsed = 1 / float(self.samplerate)
 232         elapsed *= (self.samplenum - self.ss_block + 1)
 233         bitrate = int(1 / elapsed * self.options['wordsize'])
 234         self.put(self.ss_block, self.samplenum, self.out_bitrate, bitrate)
 235
 236         if self.have_cs and self.cs_was_deasserted:
 237             self.putw([4, ['CS# was deasserted during this data word!']])
 238
 239         self.reset_decoder_state()
 240
 241     def find_clk_edge(self, miso, mosi, clk, cs):
 242         if self.have_cs and self.oldcs != cs:
 243             # Send all CS# pin value changes.
 244             self.put(self.samplenum, self.samplenum, self.out_python,
 245                      ['CS-CHANGE', self.oldcs, cs])
 246             self.oldcs = cs
 247             # Reset decoder state when CS# changes (and the CS# pin is used).
 248             self.reset_decoder_state()
 249
 250         # Ignore sample if the clock pin hasn't changed.
 251         if clk == self.oldclk:
 252             return
 253
 254         self.oldclk = clk
 255
 256         # Sample data on rising/falling clock edge (depends on mode).
 257         mode = spi_mode[self.options['cpol'], self.options['cpha']]
 258         if mode == 0 and clk == 0:   # Sample on rising clock edge
 259             return
 260         elif mode == 1 and clk == 1: # Sample on falling clock edge
 261             return
 262         elif mode == 2 and clk == 1: # Sample on falling clock edge
 263             return
 264         elif mode == 3 and clk == 0: # Sample on rising clock edge
 265             return
 266
 267         # Found the correct clock edge, now get the SPI bit(s).
 268         self.handle_bit(miso, mosi, clk, cs)
 269
 270     def decode(self, ss, es, data):
 271         if not self.samplerate:
 272             raise SamplerateError('Cannot decode without samplerate.')
 273         # Either MISO or MOSI can be omitted (but not both). CS# is optional.
 274         for (self.samplenum, pins) in data:
 275
 276             # Ignore identical samples early on (for performance reasons).
 277             if self.oldpins == pins:
 278                 continue
 279             self.oldpins, (clk, miso, mosi, cs) = pins, pins
 280             self.have_miso = (miso in (0, 1))
 281             self.have_mosi = (mosi in (0, 1))
 282             self.have_cs = (cs in (0, 1))
 283
 284             # Either MISO or MOSI (but not both) can be omitted.
 285             if not (self.have_miso or self.have_mosi):
 286                 raise ChannelError('Either MISO or MOSI (or both) pins required.')
 287
 288             # Tell stacked decoders that we don't have a CS# signal.
 289             if not self.no_cs_notification and not self.have_cs:
 290                 self.put(0, 0, self.out_python, ['CS-CHANGE', None, None])
 291                 self.no_cs_notification = True
 292
 293             self.find_clk_edge(miso, mosi, clk, cs)