src/hardware/kingst-la2016/protocol.c

   1 /*
   2  * This file is part of the libsigrok project.
   3  *
   4  * Copyright (C) 2022 Gerhard Sittig <gerhard.sittig@gmx.net>
   5  * Copyright (C) 2020 Florian Schmidt <schmidt_florian@gmx.de>
   6  * Copyright (C) 2013 Marcus Comstedt <marcus@mc.pp.se>
   7  * Copyright (C) 2013 Bert Vermeulen <bert@biot.com>
   8  * Copyright (C) 2012 Joel Holdsworth <joel@airwebreathe.org.uk>
   9  *
  10  * This program is free software: you can redistribute it and/or modify
  11  * it under the terms of the GNU General Public License as published by
  12  * the Free Software Foundation, either version 3 of the License, or
  13  * (at your option) any later version.
  14  *
  15  * This program is distributed in the hope that it will be useful,
  16  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  17  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  18  * GNU General Public License for more details.
  19  *
  20  * You should have received a copy of the GNU General Public License
  21  * along with this program.  If not, see <http://www.gnu.org/licenses/>.
  22  */
  23
  24 #include <config.h>
  25
  26 #include <libsigrok/libsigrok.h>
  27 #include <string.h>
  28
  29 #include "libsigrok-internal.h"
  30 #include "protocol.h"
  31
  32 /* USB PID dependent MCU firmware. Model dependent FPGA bitstream. */
  33 #define MCU_FWFILE_FMT  "kingst-la-%04x.fw"
  34 #define FPGA_FWFILE_FMT "kingst-%s-fpga.bitstream"
  35
  36 /*
  37  * List of supported devices and their features. See @ref kingst_model
  38  * for the fields' type and meaning. Table is sorted by EEPROM magic.
  39  *
  40  * TODO
  41  * - Below LA1016 properties were guessed, need verification.
  42  * - Add LA5016 and LA5032 devices when their EEPROM magic is known.
  43  * - Does LA1010 fit the driver implementation? Samplerates vary with
  44  *   channel counts, lack of local sample memory. Most probably not.
  45  */
  46 static const struct kingst_model models[] = {
  47         { 2, "LA2016", "la2016", SR_MHZ(200), 16, 1, },
  48         { 3, "LA1016", "la1016", SR_MHZ(100), 16, 1, },
  49         { 8, "LA2016", "la2016a1", SR_MHZ(200), 16, 1, },
  50         { 9, "LA1016", "la1016a1", SR_MHZ(100), 16, 1, },
  51 };
  52
  53 /* USB vendor class control requests, executed by the Cypress FX2 MCU. */
  54 #define CMD_FPGA_ENABLE 0x10
  55 #define CMD_FPGA_SPI    0x20    /* R/W access to FPGA registers via SPI. */
  56 #define CMD_BULK_START  0x30    /* Start sample data download via USB EP6 IN. */
  57 #define CMD_BULK_RESET  0x38    /* Flush FIFO of FX2 USB EP6 IN. */
  58 #define CMD_FPGA_INIT   0x50    /* Used before and after FPGA bitstream upload. */
  59 #define CMD_KAUTH       0x60    /* Communicate to auth IC (U10). Not used. */
  60 #define CMD_EEPROM      0xa2    /* R/W access to EEPROM content. */
  61
  62 /*
  63  * FPGA register addresses (base addresses when registers span multiple
  64  * bytes, in that case data is kept in little endian format). Passed to
  65  * CMD_FPGA_SPI requests. The FX2 MCU transparently handles the detail
  66  * of SPI transfers encoding the read (1) or write (0) direction in the
  67  * MSB of the address field. There are some 60 byte-wide FPGA registers.
  68  *
  69  * Unfortunately the FPGA registers change their meaning between the
  70  * read and write directions of access, or exclusively provide one of
  71  * these directions and not the other. This is an arbitrary vendor's
  72  * choice, there is nothing which the sigrok driver could do about it.
  73  * Values written to registers typically cannot get read back, neither
  74  * verified after writing a configuration, nor queried upon startup for
  75  * automatic detection of the current configuration. Neither appear to
  76  * be there echo registers for presence and communication checks, nor
  77  * version identifying registers, as far as we know.
  78  */
  79 #define REG_RUN         0x00    /* Read capture status, write start capture. */
  80 #define REG_PWM_EN      0x02    /* User PWM channels on/off. */
  81 #define REG_CAPT_MODE   0x03    /* Write 0x00 capture to SDRAM, 0x01 streaming. */
  82 #define REG_BULK        0x08    /* Write start addr, byte count to download samples. */
  83 #define REG_SAMPLING    0x10    /* Write capture config, read capture SDRAM location. */
  84 #define REG_TRIGGER     0x20    /* Write level and edge trigger config. */
  85 #define REG_UNKNOWN_30  0x30
  86 #define REG_THRESHOLD   0x68    /* Write PWM config to setup input threshold DAC. */
  87 #define REG_PWM1        0x70    /* Write config for user PWM1. */
  88 #define REG_PWM2        0x78    /* Write config for user PWM2. */
  89
  90 /* Bit patterns to write to REG_CAPT_MODE. */
  91 #define CAPTMODE_TO_RAM 0x00
  92 #define CAPTMODE_STREAM 0x01
  93
  94 /* Bit patterns to write to REG_RUN, setup run mode. */
  95 #define RUNMODE_HALT    0x00
  96 #define RUNMODE_RUN     0x03
  97
  98 /* Bit patterns when reading from REG_RUN, get run state. */
  99 #define RUNSTATE_IDLE_BIT       (1UL << 0)
 100 #define RUNSTATE_DRAM_BIT       (1UL << 1)
 101 #define RUNSTATE_TRGD_BIT       (1UL << 2)
 102 #define RUNSTATE_POST_BIT       (1UL << 3)
 103
 104 static int ctrl_in(const struct sr_dev_inst *sdi,
 105         uint8_t bRequest, uint16_t wValue, uint16_t wIndex,
 106         void *data, uint16_t wLength)
 107 {
 108         struct sr_usb_dev_inst *usb;
 109         int ret;
 110
 111         usb = sdi->conn;
 112
 113         ret = libusb_control_transfer(usb->devhdl,
 114                 LIBUSB_REQUEST_TYPE_VENDOR | LIBUSB_ENDPOINT_IN,
 115                 bRequest, wValue, wIndex, data, wLength,
 116                 DEFAULT_TIMEOUT_MS);
 117         if (ret != wLength) {
 118                 sr_dbg("USB ctrl in: %d bytes, req %d val %#x idx %d: %s.",
 119                         wLength, bRequest, wValue, wIndex,
 120                         libusb_error_name(ret));
 121                 sr_err("Cannot read %d bytes from USB: %s.",
 122                         wLength, libusb_error_name(ret));
 123                 return SR_ERR_IO;
 124         }
 125
 126         return SR_OK;
 127 }
 128
 129 static int ctrl_out(const struct sr_dev_inst *sdi,
 130         uint8_t bRequest, uint16_t wValue, uint16_t wIndex,
 131         void *data, uint16_t wLength)
 132 {
 133         struct sr_usb_dev_inst *usb;
 134         int ret;
 135
 136         usb = sdi->conn;
 137
 138         ret = libusb_control_transfer(usb->devhdl,
 139                 LIBUSB_REQUEST_TYPE_VENDOR | LIBUSB_ENDPOINT_OUT,
 140                 bRequest, wValue, wIndex, data, wLength,
 141                 DEFAULT_TIMEOUT_MS);
 142         if (ret != wLength) {
 143                 sr_dbg("USB ctrl out: %d bytes, req %d val %#x idx %d: %s.",
 144                         wLength, bRequest, wValue, wIndex,
 145                         libusb_error_name(ret));
 146                 sr_err("Cannot write %d bytes to USB: %s.",
 147                         wLength, libusb_error_name(ret));
 148                 return SR_ERR_IO;
 149         }
 150
 151         return SR_OK;
 152 }
 153
 154 /* HACK Experiment to spot FPGA registers of interest. */
 155 static void la2016_dump_fpga_registers(const struct sr_dev_inst *sdi,
 156         const char *caption, size_t reg_lower, size_t reg_upper)
 157 {
 158         static const size_t dump_chunk_len = 16;
 159
 160         size_t rdlen;
 161         uint8_t rdbuf[0x80 - 0x00];     /* Span all FPGA registers. */
 162         const uint8_t *rdptr;
 163         int ret;
 164         size_t dump_addr, indent, dump_len;
 165         GString *txt;
 166
 167         if (sr_log_loglevel_get() < SR_LOG_SPEW)
 168                 return;
 169
 170         if (!reg_lower && !reg_upper) {
 171                 reg_lower = 0;
 172                 reg_upper = sizeof(rdbuf);
 173         }
 174         if (reg_upper - reg_lower > sizeof(rdbuf))
 175                 reg_upper = sizeof(rdbuf) - reg_lower;
 176
 177         rdlen = reg_upper - reg_lower;
 178         ret = ctrl_in(sdi, CMD_FPGA_SPI, reg_lower, 0, rdbuf, rdlen);
 179         if (ret != SR_OK) {
 180                 sr_err("Cannot get registers space.");
 181                 return;
 182         }
 183         rdptr = rdbuf;
 184
 185         sr_spew("FPGA registers dump: %s", caption ? : "for fun");
 186         dump_addr = reg_lower;
 187         while (rdlen) {
 188                 dump_len = rdlen;
 189                 indent = dump_addr % dump_chunk_len;
 190                 if (dump_len > dump_chunk_len)
 191                         dump_len = dump_chunk_len;
 192                 if (dump_len + indent > dump_chunk_len)
 193                         dump_len = dump_chunk_len - indent;
 194                 txt = sr_hexdump_new(rdptr, dump_len);
 195                 sr_spew("  %04zx  %*s%s",
 196                         dump_addr, (int)(3 * indent), "", txt->str);
 197                 sr_hexdump_free(txt);
 198                 dump_addr += dump_len;
 199                 rdptr += dump_len;
 200                 rdlen -= dump_len;
 201         }
 202 }
 203
 204 /*
 205  * Check the necessity for FPGA bitstream upload, because another upload
 206  * would take some 600ms which is undesirable after program startup. Try
 207  * to access some FPGA registers and check the values' plausibility. The
 208  * check should fail on the safe side, request another upload when in
 209  * doubt. A positive response (the request to continue operation with the
 210  * currently active bitstream) should be conservative. Accessing multiple
 211  * registers is considered cheap compared to the cost of bitstream upload.
 212  *
 213  * It helps though that both the vendor software and the sigrok driver
 214  * use the same bundle of MCU firmware and FPGA bitstream for any of the
 215  * supported models. We don't expect to successfully communicate to the
 216  * device yet disagree on its protocol. Ideally we would access version
 217  * identifying registers for improved robustness, but are not aware of
 218  * any. A bitstream reload can always be forced by a power cycle.
 219  */
 220 static int check_fpga_bitstream(const struct sr_dev_inst *sdi)
 221 {
 222         uint8_t init_rsp;
 223         uint8_t buff[REG_PWM_EN - REG_RUN]; /* Larger of REG_RUN, REG_PWM_EN. */
 224         int ret;
 225         uint16_t run_state;
 226         uint8_t pwm_en;
 227         size_t read_len;
 228         const uint8_t *rdptr;
 229
 230         sr_dbg("Checking operation of the FPGA bitstream.");
 231         la2016_dump_fpga_registers(sdi, "bitstream check", 0, 0);
 232
 233         init_rsp = ~0;
 234         ret = ctrl_in(sdi, CMD_FPGA_INIT, 0x00, 0, &init_rsp, sizeof(init_rsp));
 235         if (ret != SR_OK || init_rsp != 0) {
 236                 sr_dbg("FPGA init query failed, or unexpected response.");
 237                 return SR_ERR_IO;
 238         }
 239
 240         read_len = sizeof(run_state);
 241         ret = ctrl_in(sdi, CMD_FPGA_SPI, REG_RUN, 0, buff, read_len);
 242         if (ret != SR_OK) {
 243                 sr_dbg("FPGA register access failed (run state).");
 244                 return SR_ERR_IO;
 245         }
 246         rdptr = buff;
 247         run_state = read_u16le_inc(&rdptr);
 248         sr_spew("FPGA register: run state 0x%04x.", run_state);
 249         if (run_state && (run_state & 0x3) != 0x1) {
 250                 sr_dbg("Unexpected FPGA register content (run state).");
 251                 return SR_ERR_DATA;
 252         }
 253         if (run_state && (run_state & ~0xf) != 0x85e0) {
 254                 sr_dbg("Unexpected FPGA register content (run state).");
 255                 return SR_ERR_DATA;
 256         }
 257
 258         read_len = sizeof(pwm_en);
 259         ret = ctrl_in(sdi, CMD_FPGA_SPI, REG_PWM_EN, 0, buff, read_len);
 260         if (ret != SR_OK) {
 261                 sr_dbg("FPGA register access failed (PWM enable).");
 262                 return SR_ERR_IO;
 263         }
 264         rdptr = buff;
 265         pwm_en = read_u8_inc(&rdptr);
 266         sr_spew("FPGA register: PWM enable 0x%02x.", pwm_en);
 267         if ((pwm_en & 0x3) != 0x0) {
 268                 sr_dbg("Unexpected FPGA register content (PWM enable).");
 269                 return SR_ERR_DATA;
 270         }
 271
 272         sr_info("Could re-use current FPGA bitstream. No upload required.");
 273         return SR_OK;
 274 }
 275
 276 static int upload_fpga_bitstream(const struct sr_dev_inst *sdi,
 277         const char *bitstream_fname)
 278 {
 279         struct drv_context *drvc;
 280         struct sr_usb_dev_inst *usb;
 281         struct sr_resource bitstream;
 282         uint32_t bitstream_size;
 283         uint8_t buffer[sizeof(uint32_t)];
 284         uint8_t *wrptr;
 285         uint8_t block[4096];
 286         int len, act_len;
 287         unsigned int pos;
 288         int ret;
 289         unsigned int zero_pad_to;
 290
 291         drvc = sdi->driver->context;
 292         usb = sdi->conn;
 293
 294         sr_info("Uploading FPGA bitstream '%s'.", bitstream_fname);
 295
 296         ret = sr_resource_open(drvc->sr_ctx, &bitstream,
 297                 SR_RESOURCE_FIRMWARE, bitstream_fname);
 298         if (ret != SR_OK) {
 299                 sr_err("Cannot find FPGA bitstream %s.", bitstream_fname);
 300                 return ret;
 301         }
 302
 303         bitstream_size = (uint32_t)bitstream.size;
 304         wrptr = buffer;
 305         write_u32le_inc(&wrptr, bitstream_size);
 306         ret = ctrl_out(sdi, CMD_FPGA_INIT, 0x00, 0, buffer, wrptr - buffer);
 307         if (ret != SR_OK) {
 308                 sr_err("Cannot initiate FPGA bitstream upload.");
 309                 sr_resource_close(drvc->sr_ctx, &bitstream);
 310                 return ret;
 311         }
 312         zero_pad_to = bitstream_size;
 313         zero_pad_to += LA2016_EP2_PADDING - 1;
 314         zero_pad_to /= LA2016_EP2_PADDING;
 315         zero_pad_to *= LA2016_EP2_PADDING;
 316
 317         pos = 0;
 318         while (1) {
 319                 if (pos < bitstream.size) {
 320                         len = (int)sr_resource_read(drvc->sr_ctx, &bitstream,
 321                                 block, sizeof(block));
 322                         if (len < 0) {
 323                                 sr_err("Cannot read FPGA bitstream.");
 324                                 sr_resource_close(drvc->sr_ctx, &bitstream);
 325                                 return SR_ERR_IO;
 326                         }
 327                 } else {
 328                         /*  Zero-pad until 'zero_pad_to'. */
 329                         len = zero_pad_to - pos;
 330                         if ((unsigned)len > sizeof(block))
 331                                 len = sizeof(block);
 332                         memset(&block, 0, len);
 333                 }
 334                 if (len == 0)
 335                         break;
 336
 337                 ret = libusb_bulk_transfer(usb->devhdl, USB_EP_FPGA_BITSTREAM,
 338                         &block[0], len, &act_len, DEFAULT_TIMEOUT_MS);
 339                 if (ret != 0) {
 340                         sr_dbg("Cannot write FPGA bitstream, block %#x len %d: %s.",
 341                                 pos, (int)len, libusb_error_name(ret));
 342                         ret = SR_ERR_IO;
 343                         break;
 344                 }
 345                 if (act_len != len) {
 346                         sr_dbg("Short write for FPGA bitstream, block %#x len %d: got %d.",
 347                                 pos, (int)len, act_len);
 348                         ret = SR_ERR_IO;
 349                         break;
 350                 }
 351                 pos += len;
 352         }
 353         sr_resource_close(drvc->sr_ctx, &bitstream);
 354         if (ret != SR_OK)
 355                 return ret;
 356         sr_info("FPGA bitstream upload (%" PRIu64 " bytes) done.",
 357                 bitstream.size);
 358
 359         return SR_OK;
 360 }
 361
 362 static int enable_fpga_bitstream(const struct sr_dev_inst *sdi)
 363 {
 364         int ret;
 365         uint8_t resp;
 366
 367         ret = ctrl_in(sdi, CMD_FPGA_INIT, 0x00, 0, &resp, sizeof(resp));
 368         if (ret != SR_OK) {
 369                 sr_err("Cannot read response after FPGA bitstream upload.");
 370                 return ret;
 371         }
 372         if (resp != 0) {
 373                 sr_err("Unexpected FPGA bitstream upload response, got 0x%02x, want 0.",
 374                         resp);
 375                 return SR_ERR_DATA;
 376         }
 377         g_usleep(30 * 1000);
 378
 379         ret = ctrl_out(sdi, CMD_FPGA_ENABLE, 0x01, 0, NULL, 0);
 380         if (ret != SR_OK) {
 381                 sr_err("Cannot enable FPGA after bitstream upload.");
 382                 return ret;
 383         }
 384         g_usleep(40 * 1000);
 385
 386         return SR_OK;
 387 }
 388
 389 static int set_threshold_voltage(const struct sr_dev_inst *sdi, float voltage)
 390 {
 391         int ret;
 392         uint16_t duty_R79, duty_R56;
 393         uint8_t buf[REG_PWM1 - REG_THRESHOLD]; /* Width of REG_THRESHOLD. */
 394         uint8_t *wrptr;
 395
 396         /* Clamp threshold setting to valid range for LA2016. */
 397         if (voltage > LA2016_THR_VOLTAGE_MAX) {
 398                 voltage = LA2016_THR_VOLTAGE_MAX;
 399         } else if (voltage < -LA2016_THR_VOLTAGE_MAX) {
 400                 voltage = -LA2016_THR_VOLTAGE_MAX;
 401         }
 402
 403         /*
 404          * Two PWM output channels feed one DAC which generates a bias
 405          * voltage, which offsets the input probe's voltage level, and
 406          * in combination with the FPGA pins' fixed threshold result in
 407          * a programmable input threshold from the user's perspective.
 408          * The PWM outputs can be seen on R79 and R56 respectively, the
 409          * frequency is 100kHz and the duty cycle varies. The R79 PWM
 410          * uses three discrete settings. The R56 PWM varies with desired
 411          * thresholds and depends on the R79 PWM configuration. See the
 412          * schematics comments which discuss the formulae.
 413          */
 414         if (voltage >= 2.9) {
 415                 duty_R79 = 0;           /* PWM off (0V). */
 416                 duty_R56 = (uint16_t)(302 * voltage - 363);
 417         } else if (voltage > -0.4) {
 418                 duty_R79 = 0x00f2;      /* 25% duty cycle. */
 419                 duty_R56 = (uint16_t)(302 * voltage + 121);
 420         } else {
 421                 duty_R79 = 0x02d7;      /* 72% duty cycle. */
 422                 duty_R56 = (uint16_t)(302 * voltage + 1090);
 423         }
 424
 425         /* Clamp duty register values to sensible limits. */
 426         if (duty_R56 < 10) {
 427                 duty_R56 = 10;
 428         } else if (duty_R56 > 1100) {
 429                 duty_R56 = 1100;
 430         }
 431
 432         sr_dbg("Set threshold voltage %.2fV.", voltage);
 433         sr_dbg("Duty cycle values: R56 0x%04x, R79 0x%04x.", duty_R56, duty_R79);
 434
 435         wrptr = buf;
 436         write_u16le_inc(&wrptr, duty_R56);
 437         write_u16le_inc(&wrptr, duty_R79);
 438
 439         ret = ctrl_out(sdi, CMD_FPGA_SPI, REG_THRESHOLD, 0, buf, wrptr - buf);
 440         if (ret != SR_OK) {
 441                 sr_err("Cannot set threshold voltage %.2fV.", voltage);
 442                 return ret;
 443         }
 444
 445         return SR_OK;
 446 }
 447
 448 /*
 449  * Communicates a channel's configuration to the device after the
 450  * parameters may have changed. Configuration of one channel may
 451  * interfere with other channels since they share FPGA registers.
 452  */
 453 static int set_pwm_config(const struct sr_dev_inst *sdi, size_t idx)
 454 {
 455         static uint8_t reg_bases[] = { REG_PWM1, REG_PWM2, };
 456
 457         struct dev_context *devc;
 458         struct pwm_setting *params;
 459         uint8_t reg_base;
 460         double val_f;
 461         uint32_t val_u;
 462         uint32_t period, duty;
 463         size_t ch;
 464         int ret;
 465         uint8_t enable_all, enable_cfg, reg_val;
 466         uint8_t buf[REG_PWM2 - REG_PWM1]; /* Width of one REG_PWMx. */
 467         uint8_t *wrptr;
 468
 469         devc = sdi->priv;
 470         if (idx >= ARRAY_SIZE(devc->pwm_setting))
 471                 return SR_ERR_ARG;
 472         params = &devc->pwm_setting[idx];
 473         if (idx >= ARRAY_SIZE(reg_bases))
 474                 return SR_ERR_ARG;
 475         reg_base = reg_bases[idx];
 476
 477         /*
 478          * Map application's specs to hardware register values. Do math
 479          * in floating point initially, but convert to u32 eventually.
 480          */
 481         sr_dbg("PWM config, app spec, ch %zu, en %d, freq %.1f, duty %.1f.",
 482                 idx, params->enabled ? 1 : 0, params->freq, params->duty);
 483         val_f = PWM_CLOCK;
 484         val_f /= params->freq;
 485         val_u = val_f;
 486         period = val_u;
 487         val_f = period;
 488         val_f *= params->duty;
 489         val_f /= 100.0;
 490         val_f += 0.5;
 491         val_u = val_f;
 492         duty = val_u;
 493         sr_dbg("PWM config, reg 0x%04x, freq %u, duty %u.",
 494                 (unsigned)reg_base, (unsigned)period, (unsigned)duty);
 495
 496         /* Get the "enabled" state of all supported PWM channels. */
 497         enable_all = 0;
 498         for (ch = 0; ch < ARRAY_SIZE(devc->pwm_setting); ch++) {
 499                 if (!devc->pwm_setting[ch].enabled)
 500                         continue;
 501                 enable_all |= 1U << ch;
 502         }
 503         enable_cfg = 1U << idx;
 504         sr_spew("PWM config, enable all 0x%02hhx, cfg 0x%02hhx.",
 505                 enable_all, enable_cfg);
 506
 507         /*
 508          * Disable the to-get-configured channel before its parameters
 509          * will change. Or disable and exit when the channel is supposed
 510          * to get turned off.
 511          */
 512         sr_spew("PWM config, disabling before param change.");
 513         reg_val = enable_all & ~enable_cfg;
 514         ret = ctrl_out(sdi, CMD_FPGA_SPI, REG_PWM_EN, 0,
 515                 &reg_val, sizeof(reg_val));
 516         if (ret != SR_OK) {
 517                 sr_err("Cannot adjust PWM enabled state.");
 518                 return ret;
 519         }
 520         if (!params->enabled)
 521                 return SR_OK;
 522
 523         /* Write register values to device. */
 524         sr_spew("PWM config, sending new parameters.");
 525         wrptr = buf;
 526         write_u32le_inc(&wrptr, period);
 527         write_u32le_inc(&wrptr, duty);
 528         ret = ctrl_out(sdi, CMD_FPGA_SPI, reg_base, 0, buf, wrptr - buf);
 529         if (ret != SR_OK) {
 530                 sr_err("Cannot change PWM parameters.");
 531                 return ret;
 532         }
 533
 534         /* Enable configured channel after write completion. */
 535         sr_spew("PWM config, enabling after param change.");
 536         reg_val = enable_all | enable_cfg;
 537         ret = ctrl_out(sdi, CMD_FPGA_SPI, REG_PWM_EN, 0,
 538                 &reg_val, sizeof(reg_val));
 539         if (ret != SR_OK) {
 540                 sr_err("Cannot adjust PWM enabled state.");
 541                 return ret;
 542         }
 543
 544         return SR_OK;
 545 }
 546
 547 static uint32_t get_channels_mask(const struct sr_dev_inst *sdi)
 548 {
 549         uint32_t channels;
 550         GSList *l;
 551         struct sr_channel *ch;
 552
 553         channels = 0;
 554         for (l = sdi->channels; l; l = l->next) {
 555                 ch = l->data;
 556                 if (ch->type != SR_CHANNEL_LOGIC)
 557                         continue;
 558                 if (!ch->enabled)
 559                         continue;
 560                 channels |= 1UL << ch->index;
 561         }
 562
 563         return channels;
 564 }
 565
 566 static int set_trigger_config(const struct sr_dev_inst *sdi)
 567 {
 568         struct dev_context *devc;
 569         struct sr_trigger *trigger;
 570         struct trigger_cfg {
 571                 uint32_t channels;      /* Actually: Enabled channels? */
 572                 uint32_t enabled;       /* Actually: Triggering channels? */
 573                 uint32_t level;
 574                 uint32_t high_or_falling;
 575         } cfg;
 576         GSList *stages;
 577         GSList *channel;
 578         struct sr_trigger_stage *stage1;
 579         struct sr_trigger_match *match;
 580         uint32_t ch_mask;
 581         int ret;
 582         uint8_t buf[REG_UNKNOWN_30 - REG_TRIGGER]; /* Width of REG_TRIGGER. */
 583         uint8_t *wrptr;
 584
 585         devc = sdi->priv;
 586         trigger = sr_session_trigger_get(sdi->session);
 587
 588         memset(&cfg, 0, sizeof(cfg));
 589
 590         cfg.channels = get_channels_mask(sdi);
 591
 592         if (trigger && trigger->stages) {
 593                 stages = trigger->stages;
 594                 stage1 = stages->data;
 595                 if (stages->next) {
 596                         sr_err("Only one trigger stage supported for now.");
 597                         return SR_ERR_ARG;
 598                 }
 599                 channel = stage1->matches;
 600                 while (channel) {
 601                         match = channel->data;
 602                         ch_mask = 1UL << match->channel->index;
 603
 604                         switch (match->match) {
 605                         case SR_TRIGGER_ZERO:
 606                                 cfg.level |= ch_mask;
 607                                 cfg.high_or_falling &= ~ch_mask;
 608                                 break;
 609                         case SR_TRIGGER_ONE:
 610                                 cfg.level |= ch_mask;
 611                                 cfg.high_or_falling |= ch_mask;
 612                                 break;
 613                         case SR_TRIGGER_RISING:
 614                                 if ((cfg.enabled & ~cfg.level)) {
 615                                         sr_err("Device only supports one edge trigger.");
 616                                         return SR_ERR_ARG;
 617                                 }
 618                                 cfg.level &= ~ch_mask;
 619                                 cfg.high_or_falling &= ~ch_mask;
 620                                 break;
 621                         case SR_TRIGGER_FALLING:
 622                                 if ((cfg.enabled & ~cfg.level)) {
 623                                         sr_err("Device only supports one edge trigger.");
 624                                         return SR_ERR_ARG;
 625                                 }
 626                                 cfg.level &= ~ch_mask;
 627                                 cfg.high_or_falling |= ch_mask;
 628                                 break;
 629                         default:
 630                                 sr_err("Unknown trigger condition.");
 631                                 return SR_ERR_ARG;
 632                         }
 633                         cfg.enabled |= ch_mask;
 634                         channel = channel->next;
 635                 }
 636         }
 637         sr_dbg("Set trigger config: "
 638                 "enabled-channels 0x%04x, triggering-channels 0x%04x, "
 639                 "level-triggered 0x%04x, high/falling 0x%04x.",
 640                 cfg.channels, cfg.enabled, cfg.level, cfg.high_or_falling);
 641
 642         devc->trigger_involved = cfg.enabled != 0;
 643
 644         wrptr = buf;
 645         write_u32le_inc(&wrptr, cfg.channels);
 646         write_u32le_inc(&wrptr, cfg.enabled);
 647         write_u32le_inc(&wrptr, cfg.level);
 648         write_u32le_inc(&wrptr, cfg.high_or_falling);
 649         /* TODO
 650          * Comment on this literal 16. Origin, meaning? Cannot be the
 651          * register offset, nor the transfer length. Is it a channels
 652          * count that is relevant for 16 and 32 channel models? Is it
 653          * an obsolete experiment?
 654          */
 655         ret = ctrl_out(sdi, CMD_FPGA_SPI, REG_TRIGGER, 16, buf, wrptr - buf);
 656         if (ret != SR_OK) {
 657                 sr_err("Cannot setup trigger configuration.");
 658                 return ret;
 659         }
 660
 661         return SR_OK;
 662 }
 663
 664 static int set_sample_config(const struct sr_dev_inst *sdi)
 665 {
 666         struct dev_context *devc;
 667         uint64_t min_samplerate, eff_samplerate;
 668         uint16_t divider_u16;
 669         uint64_t limit_samples;
 670         uint64_t pre_trigger_samples;
 671         uint64_t pre_trigger_memory;
 672         uint8_t buf[REG_TRIGGER - REG_SAMPLING]; /* Width of REG_SAMPLING. */
 673         uint8_t *wrptr;
 674         int ret;
 675
 676         devc = sdi->priv;
 677
 678         if (devc->samplerate > devc->model->samplerate) {
 679                 sr_err("Too high a sample rate: %" PRIu64 ".",
 680                         devc->samplerate);
 681                 return SR_ERR_ARG;
 682         }
 683         min_samplerate = devc->model->samplerate;
 684         min_samplerate /= 65536;
 685         if (devc->samplerate < min_samplerate) {
 686                 sr_err("Too low a sample rate: %" PRIu64 ".",
 687                         devc->samplerate);
 688                 return SR_ERR_ARG;
 689         }
 690         divider_u16 = devc->model->samplerate / devc->samplerate;
 691         eff_samplerate = devc->model->samplerate / divider_u16;
 692
 693         ret = sr_sw_limits_get_remain(&devc->sw_limits,
 694                 &limit_samples, NULL, NULL, NULL);
 695         if (ret != SR_OK) {
 696                 sr_err("Cannot get acquisition limits.");
 697                 return ret;
 698         }
 699         if (limit_samples > LA2016_NUM_SAMPLES_MAX) {
 700                 sr_warn("Too high a sample depth: %" PRIu64 ", capping.",
 701                         limit_samples);
 702                 limit_samples = LA2016_NUM_SAMPLES_MAX;
 703         }
 704         if (limit_samples == 0) {
 705                 limit_samples = LA2016_NUM_SAMPLES_MAX;
 706                 sr_dbg("Passing %" PRIu64 " to HW for unlimited samples.",
 707                         limit_samples);
 708         }
 709
 710         /*
 711          * The acquisition configuration communicates "pre-trigger"
 712          * specs in several formats. sigrok users provide a percentage
 713          * (0-100%), which translates to a pre-trigger samples count
 714          * (assuming that a total samples count limit was specified).
 715          * The device supports hardware compression, which depends on
 716          * slowly changing input data to be effective. Fast changing
 717          * input data may occupy more space in sample memory than its
 718          * uncompressed form would. This is why a third parameter can
 719          * limit the amount of sample memory to use for pre-trigger
 720          * data. Only the upper 24 bits of that memory size spec get
 721          * communicated to the device (written to its FPGA register).
 722          *
 723          * TODO Determine whether the pre-trigger memory size gets
 724          * specified in samples or in bytes. A previous implementation
 725          * suggests bytes but this is suspicious when every other spec
 726          * is in terms of samples.
 727          */
 728         if (devc->trigger_involved) {
 729                 pre_trigger_samples = limit_samples;
 730                 pre_trigger_samples *= devc->capture_ratio;
 731                 pre_trigger_samples /= 100;
 732                 pre_trigger_memory = devc->model->memory_bits;
 733                 pre_trigger_memory *= UINT64_C(1024 * 1024 * 1024);
 734                 pre_trigger_memory /= 8; /* devc->model->channel_count ? */
 735                 pre_trigger_memory *= devc->capture_ratio;
 736                 pre_trigger_memory /= 100;
 737         } else {
 738                 sr_dbg("No trigger setup, skipping pre-trigger config.");
 739                 pre_trigger_samples = 1;
 740                 pre_trigger_memory = 0;
 741         }
 742         /* Ensure non-zero value after LSB shift out in HW reg. */
 743         if (pre_trigger_memory < 0x100) {
 744                 pre_trigger_memory = 0x100;
 745         }
 746
 747         sr_dbg("Set sample config: %" PRIu64 "kHz, %" PRIu64 " samples.",
 748                 eff_samplerate / SR_KHZ(1), limit_samples);
 749         sr_dbg("Capture ratio %" PRIu64 "%%, count %" PRIu64 ", mem %" PRIu64 ".",
 750                 devc->capture_ratio, pre_trigger_samples, pre_trigger_memory);
 751
 752         /*
 753          * The acquisition configuration occupies a total of 16 bytes:
 754          * - A 34bit total samples count limit (up to 10 billions) that
 755          *   is kept in a 40bit register.
 756          * - A 34bit pre-trigger samples count limit (up to 10 billions)
 757          *   in another 40bit register.
 758          * - A 32bit pre-trigger memory space limit (in bytes) of which
 759          *   the upper 24bits are kept in an FPGA register.
 760          * - A 16bit clock divider which gets applied to the maximum
 761          *   samplerate of the device.
 762          * - An 8bit register of unknown meaning. Currently always 0.
 763          */
 764         wrptr = buf;
 765         write_u40le_inc(&wrptr, limit_samples);
 766         write_u40le_inc(&wrptr, pre_trigger_samples);
 767         write_u24le_inc(&wrptr, pre_trigger_memory >> 8);
 768         write_u16le_inc(&wrptr, divider_u16);
 769         write_u8_inc(&wrptr, 0);
 770         ret = ctrl_out(sdi, CMD_FPGA_SPI, REG_SAMPLING, 0, buf, wrptr - buf);
 771         if (ret != SR_OK) {
 772                 sr_err("Cannot setup acquisition configuration.");
 773                 return ret;
 774         }
 775
 776         return SR_OK;
 777 }
 778
 779 /*
 780  * FPGA register REG_RUN holds the run state (u16le format). Bit fields
 781  * of interest:
 782  *   bit 0: value 1 = idle
 783  *   bit 1: value 1 = writing to SDRAM
 784  *   bit 2: value 0 = waiting for trigger, 1 = trigger seen
 785  *   bit 3: value 0 = pretrigger sampling, 1 = posttrigger sampling
 786  * The meaning of other bit fields is unknown.
 787  *
 788  * Typical values in order of appearance during execution:
 789  *   0x85e1: idle, no acquisition pending
 790  *     IDLE set, TRGD don't care, POST don't care; DRAM don't care
 791  *     "In idle state." Takes precedence over all others.
 792  *   0x85e2: pre-sampling, samples before the trigger position,
 793  *     when capture ratio > 0%
 794  *     IDLE clear, TRGD clear, POST clear; DRAM don't care
 795  *     "Not idle any more, no post yet, not triggered yet."
 796  *   0x85ea: pre-sampling complete, now waiting for the trigger
 797  *     (whilst sampling continuously)
 798  *     IDLE clear, TRGD clear, POST set; DRAM don't care
 799  *     "Post set thus after pre, not triggered yet"
 800  *   0x85ee: trigger seen, capturing post-trigger samples, running
 801  *     IDLE clear, TRGD set, POST set; DRAM don't care
 802  *     "Triggered and in post, not idle yet."
 803  *   0x85ed: idle
 804  *     IDLE set, TRGD don't care, POST don't care; DRAM don't care
 805  *     "In idle state." TRGD/POST don't care, same meaning as above.
 806  */
 807 static const uint16_t runstate_mask_idle = RUNSTATE_IDLE_BIT;
 808 static const uint16_t runstate_patt_idle = RUNSTATE_IDLE_BIT;
 809 static const uint16_t runstate_mask_step =
 810         RUNSTATE_IDLE_BIT | RUNSTATE_TRGD_BIT | RUNSTATE_POST_BIT;
 811 static const uint16_t runstate_patt_pre_trig = 0;
 812 static const uint16_t runstate_patt_wait_trig = RUNSTATE_POST_BIT;
 813 static const uint16_t runstate_patt_post_trig =
 814         RUNSTATE_TRGD_BIT | RUNSTATE_POST_BIT;
 815
 816 static uint16_t run_state(const struct sr_dev_inst *sdi)
 817 {
 818         static uint16_t previous_state;
 819
 820         int ret;
 821         uint16_t state;
 822         uint8_t buff[REG_PWM_EN - REG_RUN]; /* Width of REG_RUN. */
 823         const uint8_t *rdptr;
 824         const char *label;
 825
 826         ret = ctrl_in(sdi, CMD_FPGA_SPI, REG_RUN, 0, buff, sizeof(state));
 827         if (ret != SR_OK) {
 828                 sr_err("Cannot read run state.");
 829                 return ret;
 830         }
 831         rdptr = buff;
 832         state = read_u16le_inc(&rdptr);
 833
 834         /*
 835          * Avoid flooding the log, only dump values as they change.
 836          * The routine is called about every 50ms.
 837          */
 838         if (state == previous_state)
 839                 return state;
 840
 841         previous_state = state;
 842         label = NULL;
 843         if ((state & runstate_mask_idle) == runstate_patt_idle)
 844                 label = "idle";
 845         if ((state & runstate_mask_step) == runstate_patt_pre_trig)
 846                 label = "pre-trigger sampling";
 847         if ((state & runstate_mask_step) == runstate_patt_wait_trig)
 848                 label = "sampling, waiting for trigger";
 849         if ((state & runstate_mask_step) == runstate_patt_post_trig)
 850                 label = "post-trigger sampling";
 851         if (label && *label)
 852                 sr_dbg("Run state: 0x%04x (%s).", state, label);
 853         else
 854                 sr_dbg("Run state: 0x%04x.", state);
 855
 856         return state;
 857 }
 858
 859 static int la2016_is_idle(const struct sr_dev_inst *sdi)
 860 {
 861         uint16_t state;
 862
 863         state = run_state(sdi);
 864         if ((state & runstate_mask_idle) == runstate_patt_idle)
 865                 return 1;
 866
 867         return 0;
 868 }
 869
 870 static int set_run_mode(const struct sr_dev_inst *sdi, uint8_t mode)
 871 {
 872         int ret;
 873
 874         ret = ctrl_out(sdi, CMD_FPGA_SPI, REG_RUN, 0, &mode, sizeof(mode));
 875         if (ret != SR_OK) {
 876                 sr_err("Cannot configure run mode %d.", mode);
 877                 return ret;
 878         }
 879
 880         return SR_OK;
 881 }
 882
 883 static int get_capture_info(const struct sr_dev_inst *sdi)
 884 {
 885         struct dev_context *devc;
 886         int ret;
 887         uint8_t buf[REG_TRIGGER - REG_SAMPLING]; /* Width of REG_SAMPLING. */
 888         const uint8_t *rdptr;
 889
 890         devc = sdi->priv;
 891
 892         ret = ctrl_in(sdi, CMD_FPGA_SPI, REG_SAMPLING, 0, buf, sizeof(buf));
 893         if (ret != SR_OK) {
 894                 sr_err("Cannot read capture info.");
 895                 return ret;
 896         }
 897
 898         rdptr = buf;
 899         devc->info.n_rep_packets = read_u32le_inc(&rdptr);
 900         devc->info.n_rep_packets_before_trigger = read_u32le_inc(&rdptr);
 901         devc->info.write_pos = read_u32le_inc(&rdptr);
 902
 903         sr_dbg("Capture info: n_rep_packets: 0x%08x/%d, before_trigger: 0x%08x/%d, write_pos: 0x%08x/%d.",
 904                 devc->info.n_rep_packets, devc->info.n_rep_packets,
 905                 devc->info.n_rep_packets_before_trigger,
 906                 devc->info.n_rep_packets_before_trigger,
 907                 devc->info.write_pos, devc->info.write_pos);
 908
 909         if (devc->info.n_rep_packets % devc->packets_per_chunk) {
 910                 sr_warn("Unexpected packets count %lu, not a multiple of %lu.",
 911                         (unsigned long)devc->info.n_rep_packets,
 912                         (unsigned long)devc->packets_per_chunk);
 913         }
 914
 915         return SR_OK;
 916 }
 917
 918 SR_PRIV int la2016_upload_firmware(const struct sr_dev_inst *sdi,
 919         struct sr_context *sr_ctx, libusb_device *dev, gboolean skip_upload)
 920 {
 921         struct dev_context *devc;
 922         uint16_t pid;
 923         char *fw;
 924         int ret;
 925
 926         devc = sdi ? sdi->priv : NULL;
 927         if (!devc || !devc->usb_pid)
 928                 return SR_ERR_ARG;
 929         pid = devc->usb_pid;
 930
 931         fw = g_strdup_printf(MCU_FWFILE_FMT, pid);
 932         sr_info("USB PID %04hx, MCU firmware '%s'.", pid, fw);
 933         devc->mcu_firmware = g_strdup(fw);
 934
 935         if (skip_upload)
 936                 ret = SR_OK;
 937         else
 938                 ret = ezusb_upload_firmware(sr_ctx, dev, USB_CONFIGURATION, fw);
 939         g_free(fw);
 940         if (ret != SR_OK)
 941                 return ret;
 942
 943         return SR_OK;
 944 }
 945
 946 SR_PRIV int la2016_setup_acquisition(const struct sr_dev_inst *sdi,
 947         double voltage)
 948 {
 949         int ret;
 950         uint8_t cmd;
 951
 952         ret = set_threshold_voltage(sdi, voltage);
 953         if (ret != SR_OK)
 954                 return ret;
 955
 956         cmd = CAPTMODE_TO_RAM;
 957         ret = ctrl_out(sdi, CMD_FPGA_SPI, REG_CAPT_MODE, 0, &cmd, sizeof(cmd));
 958         if (ret != SR_OK) {
 959                 sr_err("Cannot send command to stop sampling.");
 960                 return ret;
 961         }
 962
 963         ret = set_trigger_config(sdi);
 964         if (ret != SR_OK)
 965                 return ret;
 966
 967         ret = set_sample_config(sdi);
 968         if (ret != SR_OK)
 969                 return ret;
 970
 971         return SR_OK;
 972 }
 973
 974 SR_PRIV int la2016_start_acquisition(const struct sr_dev_inst *sdi)
 975 {
 976         int ret;
 977
 978         ret = set_run_mode(sdi, RUNMODE_RUN);
 979         if (ret != SR_OK)
 980                 return ret;
 981
 982         return SR_OK;
 983 }
 984
 985 static int la2016_stop_acquisition(const struct sr_dev_inst *sdi)
 986 {
 987         int ret;
 988
 989         ret = set_run_mode(sdi, RUNMODE_HALT);
 990         if (ret != SR_OK)
 991                 return ret;
 992
 993         return SR_OK;
 994 }
 995
 996 SR_PRIV int la2016_abort_acquisition(const struct sr_dev_inst *sdi)
 997 {
 998         int ret;
 999         struct dev_context *devc;
1000
1001         ret = la2016_stop_acquisition(sdi);
1002         if (ret != SR_OK)
1003                 return ret;
1004
1005         devc = sdi ? sdi->priv : NULL;
1006         if (devc && devc->transfer)
1007                 libusb_cancel_transfer(devc->transfer);
1008
1009         return SR_OK;
1010 }
1011
1012 static int la2016_start_download(const struct sr_dev_inst *sdi,
1013         libusb_transfer_cb_fn cb)
1014 {
1015         struct dev_context *devc;
1016         struct sr_usb_dev_inst *usb;
1017         int ret;
1018         uint8_t wrbuf[REG_SAMPLING - REG_BULK]; /* Width of REG_BULK. */
1019         uint8_t *wrptr;
1020         uint32_t to_read;
1021         uint8_t *buffer;
1022
1023         devc = sdi->priv;
1024         usb = sdi->conn;
1025
1026         ret = get_capture_info(sdi);
1027         if (ret != SR_OK)
1028                 return ret;
1029
1030         devc->n_transfer_packets_to_read = devc->info.n_rep_packets;
1031         devc->n_transfer_packets_to_read /= devc->packets_per_chunk;
1032         devc->n_bytes_to_read = devc->n_transfer_packets_to_read;
1033         devc->n_bytes_to_read *= TRANSFER_PACKET_LENGTH;
1034         devc->read_pos = devc->info.write_pos - devc->n_bytes_to_read;
1035         devc->n_reps_until_trigger = devc->info.n_rep_packets_before_trigger;
1036
1037         sr_dbg("Want to read %u xfer-packets starting from pos %" PRIu32 ".",
1038                 devc->n_transfer_packets_to_read, devc->read_pos);
1039
1040         ret = ctrl_out(sdi, CMD_BULK_RESET, 0x00, 0, NULL, 0);
1041         if (ret != SR_OK) {
1042                 sr_err("Cannot reset USB bulk state.");
1043                 return ret;
1044         }
1045         sr_dbg("Will read from 0x%08lx, 0x%08x bytes.",
1046                 (unsigned long)devc->read_pos, devc->n_bytes_to_read);
1047         wrptr = wrbuf;
1048         write_u32le_inc(&wrptr, devc->read_pos);
1049         write_u32le_inc(&wrptr, devc->n_bytes_to_read);
1050         ret = ctrl_out(sdi, CMD_FPGA_SPI, REG_BULK, 0, wrbuf, wrptr - wrbuf);
1051         if (ret != SR_OK) {
1052                 sr_err("Cannot send USB bulk config.");
1053                 return ret;
1054         }
1055         ret = ctrl_out(sdi, CMD_BULK_START, 0x00, 0, NULL, 0);
1056         if (ret != SR_OK) {
1057                 sr_err("Cannot unblock USB bulk transfers.");
1058                 return ret;
1059         }
1060
1061         /*
1062          * Pick a buffer size for all USB transfers. The buffer size
1063          * must be a multiple of the endpoint packet size. And cannot
1064          * exceed a maximum value.
1065          */
1066         to_read = devc->n_bytes_to_read;
1067         if (to_read >= LA2016_USB_BUFSZ) /* Multiple transfers. */
1068                 to_read = LA2016_USB_BUFSZ;
1069         to_read += LA2016_EP6_PKTSZ - 1;
1070         to_read /= LA2016_EP6_PKTSZ;
1071         to_read *= LA2016_EP6_PKTSZ;
1072         buffer = g_try_malloc(to_read);
1073         if (!buffer) {
1074                 sr_dbg("USB bulk transfer size %d bytes.", (int)to_read);
1075                 sr_err("Cannot allocate buffer for USB bulk transfer.");
1076                 return SR_ERR_MALLOC;
1077         }
1078
1079         devc->transfer = libusb_alloc_transfer(0);
1080         libusb_fill_bulk_transfer(devc->transfer,
1081                 usb->devhdl, USB_EP_CAPTURE_DATA | LIBUSB_ENDPOINT_IN,
1082                 buffer, to_read, cb, (void *)sdi, DEFAULT_TIMEOUT_MS);
1083
1084         ret = libusb_submit_transfer(devc->transfer);
1085         if (ret != 0) {
1086                 sr_err("Cannot submit USB transfer: %s.", libusb_error_name(ret));
1087                 libusb_free_transfer(devc->transfer);
1088                 devc->transfer = NULL;
1089                 g_free(buffer);
1090                 return SR_ERR_IO;
1091         }
1092
1093         return SR_OK;
1094 }
1095
1096 /*
1097  * A chunk (received via USB) contains a number of transfers (USB length
1098  * divided by 16) which contain a number of packets (5 per transfer) which
1099  * contain a number of samples (8bit repeat count per 16bit sample data).
1100  */
1101 static void send_chunk(struct sr_dev_inst *sdi,
1102         const uint8_t *packets, size_t num_xfers)
1103 {
1104         struct dev_context *devc;
1105         size_t num_pkts;
1106         const uint8_t *rp;
1107         uint32_t sample_value;
1108         size_t repetitions;
1109         uint8_t sample_buff[sizeof(sample_value)];
1110
1111         devc = sdi->priv;
1112
1113         /* Ignore incoming USB data after complete sample data download. */
1114         if (devc->download_finished)
1115                 return;
1116
1117         if (devc->trigger_involved && !devc->trigger_marked && devc->info.n_rep_packets_before_trigger == 0) {
1118                 feed_queue_logic_send_trigger(devc->feed_queue);
1119                 devc->trigger_marked = TRUE;
1120         }
1121
1122         sample_value = 0;
1123         rp = packets;
1124         while (num_xfers--) {
1125                 num_pkts = devc->packets_per_chunk;
1126                 while (num_pkts--) {
1127
1128                         /* TODO Verify 32channel layout. */
1129                         if (devc->model->channel_count == 32)
1130                                 sample_value = read_u32le_inc(&rp);
1131                         else if (devc->model->channel_count == 16)
1132                                 sample_value = read_u16le_inc(&rp);
1133                         repetitions = read_u8_inc(&rp);
1134
1135                         devc->total_samples += repetitions;
1136
1137                         write_u32le(sample_buff, sample_value);
1138                         feed_queue_logic_submit(devc->feed_queue,
1139                                 sample_buff, repetitions);
1140                         sr_sw_limits_update_samples_read(&devc->sw_limits,
1141                                 repetitions);
1142
1143                         if (devc->trigger_involved && !devc->trigger_marked) {
1144                                 if (!--devc->n_reps_until_trigger) {
1145                                         feed_queue_logic_send_trigger(devc->feed_queue);
1146                                         devc->trigger_marked = TRUE;
1147                                         sr_dbg("Trigger position after %" PRIu64 " samples, %.6fms.",
1148                                                 devc->total_samples,
1149                                                 (double)devc->total_samples / devc->samplerate * 1e3);
1150                                 }
1151                         }
1152                 }
1153                 (void)read_u8_inc(&rp); /* Skip sequence number. */
1154         }
1155
1156         if (!devc->download_finished && sr_sw_limits_check(&devc->sw_limits)) {
1157                 sr_dbg("Acquisition limit reached.");
1158                 devc->download_finished = TRUE;
1159         }
1160         if (devc->download_finished) {
1161                 sr_dbg("Download finished, flushing session feed queue.");
1162                 feed_queue_logic_flush(devc->feed_queue);
1163         }
1164         sr_dbg("Total samples after chunk: %" PRIu64 ".", devc->total_samples);
1165 }
1166
1167 static void LIBUSB_CALL receive_transfer(struct libusb_transfer *transfer)
1168 {
1169         struct sr_dev_inst *sdi;
1170         struct dev_context *devc;
1171         struct sr_usb_dev_inst *usb;
1172         size_t num_xfers;
1173         int ret;
1174
1175         sdi = transfer->user_data;
1176         devc = sdi->priv;
1177         usb = sdi->conn;
1178
1179         sr_dbg("receive_transfer(): status %s received %d bytes.",
1180                 libusb_error_name(transfer->status), transfer->actual_length);
1181         /*
1182          * Implementation detail: A USB transfer timeout is not fatal
1183          * here. We just process whatever was received, empty input is
1184          * perfectly acceptable. Reaching (or exceeding) the sw limits
1185          * or exhausting the device's captured data will complete the
1186          * sample data download.
1187          */
1188         num_xfers = transfer->actual_length / TRANSFER_PACKET_LENGTH;
1189         send_chunk(sdi, transfer->buffer, num_xfers);
1190
1191         devc->n_bytes_to_read -= transfer->actual_length;
1192         if (devc->n_bytes_to_read) {
1193                 uint32_t to_read = devc->n_bytes_to_read;
1194                 /*
1195                  * Determine read size for the next USB transfer. Make
1196                  * the buffer size a multiple of the endpoint packet
1197                  * size. Don't exceed a maximum value.
1198                  */
1199                 if (to_read >= LA2016_USB_BUFSZ)
1200                         to_read = LA2016_USB_BUFSZ;
1201                 to_read += LA2016_EP6_PKTSZ - 1;
1202                 to_read /= LA2016_EP6_PKTSZ;
1203                 to_read *= LA2016_EP6_PKTSZ;
1204                 libusb_fill_bulk_transfer(transfer,
1205                         usb->devhdl, USB_EP_CAPTURE_DATA | LIBUSB_ENDPOINT_IN,
1206                         transfer->buffer, to_read,
1207                         receive_transfer, (void *)sdi, DEFAULT_TIMEOUT_MS);
1208
1209                 ret = libusb_submit_transfer(transfer);
1210                 if (ret == 0)
1211                         return;
1212                 sr_err("Cannot submit another USB transfer: %s.",
1213                         libusb_error_name(ret));
1214         }
1215
1216         g_free(transfer->buffer);
1217         libusb_free_transfer(transfer);
1218         devc->download_finished = TRUE;
1219 }
1220
1221 SR_PRIV int la2016_receive_data(int fd, int revents, void *cb_data)
1222 {
1223         const struct sr_dev_inst *sdi;
1224         struct dev_context *devc;
1225         struct drv_context *drvc;
1226         struct timeval tv;
1227         int ret;
1228
1229         (void)fd;
1230         (void)revents;
1231
1232         sdi = cb_data;
1233         devc = sdi->priv;
1234         drvc = sdi->driver->context;
1235
1236         /*
1237          * Wait for the acquisition to complete in hardware.
1238          * Periodically check a potentially configured msecs timeout.
1239          */
1240         if (!devc->completion_seen) {
1241                 if (!la2016_is_idle(sdi)) {
1242                         if (sr_sw_limits_check(&devc->sw_limits)) {
1243                                 devc->sw_limits.limit_msec = 0;
1244                                 sr_dbg("Limit reached. Stopping acquisition.");
1245                                 la2016_stop_acquisition(sdi);
1246                         }
1247                         /* Not yet ready for sample data download. */
1248                         return TRUE;
1249                 }
1250                 sr_dbg("Acquisition completion seen (hardware).");
1251                 devc->sw_limits.limit_msec = 0;
1252                 devc->completion_seen = TRUE;
1253                 devc->download_finished = FALSE;
1254                 devc->trigger_marked = FALSE;
1255                 devc->total_samples = 0;
1256
1257                 la2016_dump_fpga_registers(sdi, "acquisition complete", 0, 0);
1258
1259                 /* Initiate the download of acquired sample data. */
1260                 std_session_send_df_frame_begin(sdi);
1261                 devc->frame_begin_sent = TRUE;
1262                 ret = la2016_start_download(sdi, receive_transfer);
1263                 if (ret != SR_OK) {
1264                         sr_err("Cannot start acquisition data download.");
1265                         return FALSE;
1266                 }
1267                 sr_dbg("Acquisition data download started.");
1268
1269                 return TRUE;
1270         }
1271
1272         /* Handle USB reception. Drives sample data download. */
1273         tv.tv_sec = tv.tv_usec = 0;
1274         libusb_handle_events_timeout(drvc->sr_ctx->libusb_ctx, &tv);
1275
1276         /* Postprocess completion of sample data download. */
1277         if (devc->download_finished) {
1278                 sr_dbg("Download finished, post processing.");
1279
1280                 la2016_stop_acquisition(sdi);
1281                 usb_source_remove(sdi->session, drvc->sr_ctx);
1282                 devc->transfer = NULL;
1283
1284                 feed_queue_logic_flush(devc->feed_queue);
1285                 feed_queue_logic_free(devc->feed_queue);
1286                 devc->feed_queue = NULL;
1287                 if (devc->frame_begin_sent) {
1288                         std_session_send_df_frame_end(sdi);
1289                         devc->frame_begin_sent = FALSE;
1290                 }
1291                 std_session_send_df_end(sdi);
1292
1293                 sr_dbg("Download finished, done post processing.");
1294         }
1295
1296         return TRUE;
1297 }
1298
1299 SR_PRIV int la2016_identify_device(const struct sr_dev_inst *sdi,
1300         gboolean show_message)
1301 {
1302         struct dev_context *devc;
1303         uint8_t buf[8]; /* Larger size of manuf date and device type magic. */
1304         size_t rdoff, rdlen;
1305         const uint8_t *rdptr;
1306         uint8_t date_yy, date_mm;
1307         uint8_t dinv_yy, dinv_mm;
1308         uint8_t magic;
1309         size_t model_idx;
1310         const struct kingst_model *model;
1311         int ret;
1312
1313         devc = sdi->priv;
1314
1315         /*
1316          * Four EEPROM bytes at offset 0x20 are the manufacturing date,
1317          * year and month in BCD format, followed by inverted values for
1318          * consistency checks. For example bytes 20 04 df fb translate
1319          * to 2020-04. This information can help identify the vintage of
1320          * devices when unknown magic numbers are seen.
1321          */
1322         rdoff = 0x20;
1323         rdlen = 4 * sizeof(uint8_t);
1324         ret = ctrl_in(sdi, CMD_EEPROM, rdoff, 0, buf, rdlen);
1325         if (ret != SR_OK && !show_message) {
1326                 /* Non-fatal weak attempt during probe. Not worth logging. */
1327                 sr_dbg("Cannot access EEPROM.");
1328                 return SR_ERR_IO;
1329         } else if (ret != SR_OK) {
1330                 /* Failed attempt in regular use. Non-fatal. Worth logging. */
1331                 sr_err("Cannot read manufacture date in EEPROM.");
1332         } else {
1333                 if (sr_log_loglevel_get() >= SR_LOG_SPEW) {
1334                         GString *txt;
1335                         txt = sr_hexdump_new(buf, rdlen);
1336                         sr_spew("Manufacture date bytes %s.", txt->str);
1337                         sr_hexdump_free(txt);
1338                 }
1339                 rdptr = &buf[0];
1340                 date_yy = read_u8_inc(&rdptr);
1341                 date_mm = read_u8_inc(&rdptr);
1342                 dinv_yy = read_u8_inc(&rdptr);
1343                 dinv_mm = read_u8_inc(&rdptr);
1344                 sr_info("Manufacture date: 20%02hx-%02hx.", date_yy, date_mm);
1345                 if ((date_mm ^ dinv_mm) != 0xff || (date_yy ^ dinv_yy) != 0xff)
1346                         sr_warn("Manufacture date fails checksum test.");
1347         }
1348
1349         /*
1350          * Several Kingst logic analyzer devices share the same USB VID
1351          * and PID. The product ID determines which MCU firmware to load.
1352          * The MCU firmware provides access to EEPROM content which then
1353          * allows to identify the device model. Which in turn determines
1354          * which FPGA bitstream to load. Eight bytes at offset 0x08 are
1355          * to get inspected.
1356          *
1357          * EEPROM content for model identification is kept redundantly
1358          * in memory. The values are stored in verbatim and in inverted
1359          * form, multiple copies are kept at different offsets. Example
1360          * data:
1361          *
1362          *   magic 0x08
1363          *    | ~magic 0xf7
1364          *    | |
1365          *   08f7000008f710ef
1366          *            | |
1367          *            | ~magic backup
1368          *            magic backup
1369          *
1370          * Exclusively inspecting the magic byte appears to be sufficient,
1371          * other fields seem to be 'don't care'.
1372          *
1373          *   magic 2 == LA2016 using "kingst-la2016-fpga.bitstream"
1374          *   magic 3 == LA1016 using "kingst-la1016-fpga.bitstream"
1375          *   magic 8 == LA2016a using "kingst-la2016a1-fpga.bitstream"
1376          *              (latest v1.3.0 PCB, perhaps others)
1377          *   magic 9 == LA1016a using "kingst-la1016a1-fpga.bitstream"
1378          *              (latest v1.3.0 PCB, perhaps others)
1379          *
1380          * When EEPROM content does not match the hardware configuration
1381          * (the board layout), the software may load but yield incorrect
1382          * results (like swapped channels). The FPGA bitstream itself
1383          * will authenticate with IC U10 and fail when its capabilities
1384          * do not match the hardware model. An LA1016 won't become a
1385          * LA2016 by faking its EEPROM content.
1386          */
1387         devc->identify_magic = 0;
1388         rdoff = 0x08;
1389         rdlen = 8 * sizeof(uint8_t);
1390         ret = ctrl_in(sdi, CMD_EEPROM, rdoff, 0, &buf, rdlen);
1391         if (ret != SR_OK) {
1392                 sr_err("Cannot read EEPROM device identifier bytes.");
1393                 return ret;
1394         }
1395         if (sr_log_loglevel_get() >= SR_LOG_SPEW) {
1396                 GString *txt;
1397                 txt = sr_hexdump_new(buf, rdlen);
1398                 sr_spew("EEPROM magic bytes %s.", txt->str);
1399                 sr_hexdump_free(txt);
1400         }
1401         if ((buf[0] ^ buf[1]) == 0xff) {
1402                 /* Primary copy of magic passes complement check. */
1403                 magic = buf[0];
1404                 sr_dbg("Using primary magic, value %d.", (int)magic);
1405         } else if ((buf[4] ^ buf[5]) == 0xff) {
1406                 /* Backup copy of magic passes complement check. */
1407                 magic = buf[4];
1408                 sr_dbg("Using backup magic, value %d.", (int)magic);
1409         } else {
1410                 sr_err("Cannot find consistent device type identification.");
1411                 magic = 0;
1412         }
1413         devc->identify_magic = magic;
1414
1415         devc->model = NULL;
1416         for (model_idx = 0; model_idx < ARRAY_SIZE(models); model_idx++) {
1417                 model = &models[model_idx];
1418                 if (model->magic != magic)
1419                         continue;
1420                 devc->model = model;
1421                 sr_info("Model '%s', %zu channels, max %" PRIu64 "MHz.",
1422                         model->name, model->channel_count,
1423                         model->samplerate / SR_MHZ(1));
1424                 devc->fpga_bitstream = g_strdup_printf(FPGA_FWFILE_FMT,
1425                         model->fpga_stem);
1426                 sr_info("FPGA bitstream file '%s'.", devc->fpga_bitstream);
1427                 break;
1428         }
1429         if (!devc->model) {
1430                 sr_err("Cannot identify as one of the supported models.");
1431                 return SR_ERR_DATA;
1432         }
1433
1434         return SR_OK;
1435 }
1436
1437 SR_PRIV int la2016_init_hardware(const struct sr_dev_inst *sdi)
1438 {
1439         struct dev_context *devc;
1440         const char *bitstream_fn;
1441         int ret;
1442         uint16_t state;
1443
1444         devc = sdi->priv;
1445         bitstream_fn = devc ? devc->fpga_bitstream : "";
1446
1447         ret = check_fpga_bitstream(sdi);
1448         if (ret != SR_OK) {
1449                 ret = upload_fpga_bitstream(sdi, bitstream_fn);
1450                 if (ret != SR_OK) {
1451                         sr_err("Cannot upload FPGA bitstream.");
1452                         return ret;
1453                 }
1454         }
1455         ret = enable_fpga_bitstream(sdi);
1456         if (ret != SR_OK) {
1457                 sr_err("Cannot enable FPGA bitstream after upload.");
1458                 return ret;
1459         }
1460
1461         state = run_state(sdi);
1462         if ((state & 0xfff0) != 0x85e0) {
1463                 sr_warn("Unexpected run state, want 0x85eX, got 0x%04x.", state);
1464         }
1465
1466         ret = ctrl_out(sdi, CMD_BULK_RESET, 0x00, 0, NULL, 0);
1467         if (ret != SR_OK) {
1468                 sr_err("Cannot reset USB bulk transfer.");
1469                 return ret;
1470         }
1471
1472         sr_dbg("Device should be initialized.");
1473
1474         return SR_OK;
1475 }
1476
1477 SR_PRIV int la2016_deinit_hardware(const struct sr_dev_inst *sdi)
1478 {
1479         int ret;
1480
1481         ret = ctrl_out(sdi, CMD_FPGA_ENABLE, 0x00, 0, NULL, 0);
1482         if (ret != SR_OK) {
1483                 sr_err("Cannot deinitialize device's FPGA.");
1484                 return ret;
1485         }
1486
1487         return SR_OK;
1488 }
1489
1490 SR_PRIV int la2016_write_pwm_config(const struct sr_dev_inst *sdi, size_t idx)
1491 {
1492         return set_pwm_config(sdi, idx);
1493 }