src/hardware/asix-sigma/protocol.h

   1 /*
   2  * This file is part of the libsigrok project.
   3  *
   4  * Copyright (C) 2010-2012 Håvard Espeland <gus@ping.uio.no>,
   5  * Copyright (C) 2010 Martin Stensgård <mastensg@ping.uio.no>
   6  * Copyright (C) 2010 Carl Henrik Lunde <chlunde@ping.uio.no>
   7  *
   8  * This program is free software: you can redistribute it and/or modify
   9  * it under the terms of the GNU General Public License as published by
  10  * the Free Software Foundation, either version 3 of the License, or
  11  * (at your option) any later version.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  *
  18  * You should have received a copy of the GNU General Public License
  19  * along with this program.  If not, see <http://www.gnu.org/licenses/>.
  20  */
  21
  22 #ifndef LIBSIGROK_HARDWARE_ASIX_SIGMA_PROTOCOL_H
  23 #define LIBSIGROK_HARDWARE_ASIX_SIGMA_PROTOCOL_H
  24
  25 #include <stdint.h>
  26 #include <stdlib.h>
  27 #include <glib.h>
  28 #include <ftdi.h>
  29 #include <string.h>
  30 #include <libsigrok/libsigrok.h>
  31 #include "libsigrok-internal.h"
  32
  33 #define LOG_PREFIX "asix-sigma"
  34
  35 /*
  36  * Triggers are not working in this implementation. Stop claiming
  37  * support for the feature which effectively is not available, until
  38  * the implementation got fixed. Yet keep the code in place and allow
  39  * developers to turn on this switch during development.
  40  */
  41 #define ASIX_SIGMA_WITH_TRIGGER 0
  42
  43 /* Experimental support for OMEGA (scan only, operation is ENOIMPL). */
  44 #define ASIX_WITH_OMEGA 0
  45
  46 #define USB_VENDOR_ASIX                 0xa600
  47 #define USB_PRODUCT_SIGMA               0xa000
  48 #define USB_PRODUCT_OMEGA               0xa004
  49
  50 enum asix_device_type {
  51         ASIX_TYPE_NONE,
  52         ASIX_TYPE_SIGMA,
  53         ASIX_TYPE_OMEGA,
  54 };
  55
  56 enum sigma_write_register {
  57         WRITE_CLOCK_SELECT      = 0,
  58         WRITE_TRIGGER_SELECT    = 1,
  59         WRITE_TRIGGER_SELECT2   = 2,
  60         WRITE_MODE              = 3,
  61         WRITE_MEMROW            = 4,
  62         WRITE_POST_TRIGGER      = 5,
  63         WRITE_TRIGGER_OPTION    = 6,
  64         WRITE_PIN_VIEW          = 7,
  65         /* Unassigned register locations. */
  66         WRITE_TEST              = 15,
  67 };
  68
  69 enum sigma_read_register {
  70         READ_ID                 = 0,
  71         READ_TRIGGER_POS_LOW    = 1,
  72         READ_TRIGGER_POS_HIGH   = 2,
  73         READ_TRIGGER_POS_UP     = 3,
  74         READ_STOP_POS_LOW       = 4,
  75         READ_STOP_POS_HIGH      = 5,
  76         READ_STOP_POS_UP        = 6,
  77         READ_MODE               = 7,
  78         READ_PIN_CHANGE_LOW     = 8,
  79         READ_PIN_CHANGE_HIGH    = 9,
  80         READ_BLOCK_LAST_TS_LOW  = 10,
  81         READ_BLOCK_LAST_TS_HIGH = 11,
  82         READ_BLOCK_TS_OVERRUN   = 12,
  83         READ_PIN_VIEW           = 13,
  84         /* Unassigned register location. */
  85         READ_TEST               = 15,
  86 };
  87
  88 /*
  89  * FPGA commands are 8bits wide. The upper nibble is a command opcode,
  90  * the lower nibble can carry operand values. 8bit register addresses
  91  * and 8bit data values get communicated in two steps.
  92  */
  93
  94 /* Register access. */
  95 #define REG_ADDR_LOW            (0x0 << 4)
  96 #define REG_ADDR_HIGH           (0x1 << 4)
  97 #define REG_DATA_LOW            (0x2 << 4)
  98 #define REG_DATA_HIGH_WRITE     (0x3 << 4)
  99 #define REG_READ_ADDR           (0x4 << 4)
 100 #define REG_ADDR_ADJUST         (1 << 0) /* Auto adjust register address. */
 101 #define REG_ADDR_DOWN           (1 << 1) /* 1 decrement, 0 increment. */
 102 #define REG_ADDR_INC            (REG_ADDR_ADJUST)
 103 #define REG_ADDR_DEC            (REG_ADDR_ADJUST | REG_ADDR_DOWN)
 104
 105 /* Sample memory access. */
 106 #define REG_DRAM_WAIT_ACK       (0x5 << 4) /* Wait for completion. */
 107 #define REG_DRAM_BLOCK          (0x6 << 4) /* DRAM to BRAM, plus bank select. */
 108 #define REG_DRAM_BLOCK_BEGIN    (0x8 << 4) /* Read first BRAM bytes. */
 109 #define REG_DRAM_BLOCK_DATA     (0xa << 4) /* Read full BRAM block. */
 110 #define REG_DRAM_SEL_N          (0x1 << 4) /* Bank select, added to 6/8/a. */
 111 #define REG_DRAM_SEL_BOOL(b)    ((b) ? REG_DRAM_SEL_N : 0)
 112
 113 #define LEDSEL0                 6
 114 #define LEDSEL1                 7
 115
 116
 117 #define EVENTS_PER_CLUSTER      7
 118
 119 #define CHUNK_SIZE              1024
 120
 121 /* WRITE_MODE register fields. */
 122 #define WMR_SDRAMWRITEEN        (1 << 0)
 123 #define WMR_SDRAMREADEN         (1 << 1)
 124 #define WMR_TRGRES              (1 << 2)
 125 #define WMR_TRGEN               (1 << 3)
 126 #define WMR_FORCESTOP           (1 << 4)
 127 #define WMR_TRGSW               (1 << 5)
 128 /* not used: bit position 6 */
 129 #define WMR_SDRAMINIT           (1 << 7)
 130
 131 /* READ_MODE register fields. */
 132 #define RMR_SDRAMWRITEEN        (1 << 0)
 133 #define RMR_SDRAMREADEN         (1 << 1)
 134 /* not used: bit position 2 */
 135 #define RMR_TRGEN               (1 << 3)
 136 #define RMR_ROUND               (1 << 4)
 137 #define RMR_TRIGGERED           (1 << 5)
 138 #define RMR_POSTTRIGGERED       (1 << 6)
 139 /* not used: bit position 7 */
 140
 141 /*
 142  * Layout of the sample data DRAM, which will be downloaded to the PC:
 143  *
 144  * Sigma memory is organized in 32K rows. Each row contains 64 clusters.
 145  * Each cluster contains a timestamp (16bit) and 7 samples (16bits each).
 146  * Total memory size is 32K x 64 x 8 x 2 bytes == 32 MB (256 Mbit).
 147  *
 148  * Sample data is represented in 16bit quantities. The first sample in
 149  * the cluster corresponds to the cluster's timestamp. Each next sample
 150  * corresponds to the timestamp + 1, timestamp + 2, etc (the distance is
 151  * one sample period, according to the samplerate). In the absence of
 152  * pin level changes, no data is provided (RLE compression). A cluster
 153  * is enforced for each 64K ticks of the timestamp, to reliably handle
 154  * rollover and determination of the next timestamp of the next cluster.
 155  *
 156  * For samplerates of 100MHz, there is one 16 bit entity for each 20ns
 157  * period (50MHz rate). The 16 bit memory contains 2 samples of up to
 158  * 8 channels. Bits of multiple samples are interleaved. For samplerates
 159  * of 200MHz one 16bit entity contains 4 samples of up to 4 channels,
 160  * each 5ns apart.
 161  *
 162  * Memory addresses (sample count, trigger position) are kept in 24bit
 163  * entities. The upper 15 bit refer to the "row", the lower 9 bit refer
 164  * to the "event" within the row. Because there is one timestamp for
 165  * seven samples each, one memory row can hold up to 64x7 == 448 samples.
 166  */
 167
 168 /* One "DRAM cluster" contains a timestamp and 7 samples, 16b total. */
 169 struct sigma_dram_cluster {
 170         uint8_t         timestamp_lo;
 171         uint8_t         timestamp_hi;
 172         struct {
 173                 uint8_t sample_hi;
 174                 uint8_t sample_lo;
 175         }               samples[7];
 176 };
 177
 178 /* One "DRAM line" contains 64 "DRAM clusters", 1024b total. */
 179 struct sigma_dram_line {
 180         struct sigma_dram_cluster       cluster[64];
 181 };
 182
 183 struct clockselect_50 {
 184         uint8_t async;
 185         uint8_t fraction;
 186         uint16_t disabled_channels;
 187 };
 188
 189 /* The effect of all these are still a bit unclear. */
 190 struct triggerinout {
 191         uint8_t trgout_resistor_enable : 1;
 192         uint8_t trgout_resistor_pullup : 1;
 193         uint8_t reserved1 : 1;
 194         uint8_t trgout_bytrigger : 1;
 195         uint8_t trgout_byevent : 1;
 196         uint8_t trgout_bytriggerin : 1;
 197         uint8_t reserved2 : 2;
 198
 199         /* Should be set same as the first two */
 200         uint8_t trgout_resistor_enable2 : 1;
 201         uint8_t trgout_resistor_pullup2 : 1;
 202
 203         uint8_t reserved3 : 1;
 204         uint8_t trgout_long : 1;
 205         uint8_t trgout_pin : 1; /* Use 1k resistor. Pullup? */
 206         uint8_t trgin_negate : 1;
 207         uint8_t trgout_enable : 1;
 208         uint8_t trgin_enable : 1;
 209 };
 210
 211 struct triggerlut {
 212         /* The actual LUTs. */
 213         uint16_t m0d[4], m1d[4], m2d[4];
 214         uint16_t m3, m3s, m4;
 215
 216         /* Parameters should be sent as a single register write. */
 217         struct {
 218                 uint8_t selc : 2;
 219                 uint8_t selpresc : 6;
 220
 221                 uint8_t selinc : 2;
 222                 uint8_t selres : 2;
 223                 uint8_t sela : 2;
 224                 uint8_t selb : 2;
 225
 226                 uint16_t cmpb;
 227                 uint16_t cmpa;
 228         } params;
 229 };
 230
 231 /* Trigger configuration */
 232 struct sigma_trigger {
 233         /* Only two channels can be used in mask. */
 234         uint16_t risingmask;
 235         uint16_t fallingmask;
 236
 237         /* Simple trigger support (<= 50 MHz). */
 238         uint16_t simplemask;
 239         uint16_t simplevalue;
 240
 241         /* TODO: Advanced trigger support (boolean expressions). */
 242 };
 243
 244 /* Events for trigger operation. */
 245 enum triggerop {
 246         OP_LEVEL = 1,
 247         OP_NOT,
 248         OP_RISE,
 249         OP_FALL,
 250         OP_RISEFALL,
 251         OP_NOTRISE,
 252         OP_NOTFALL,
 253         OP_NOTRISEFALL,
 254 };
 255
 256 /* Logical functions for trigger operation. */
 257 enum triggerfunc {
 258         FUNC_AND = 1,
 259         FUNC_NAND,
 260         FUNC_OR,
 261         FUNC_NOR,
 262         FUNC_XOR,
 263         FUNC_NXOR,
 264 };
 265
 266 struct sigma_state {
 267         enum {
 268                 SIGMA_UNINITIALIZED = 0,
 269                 SIGMA_IDLE,
 270                 SIGMA_CAPTURE,
 271                 SIGMA_STOPPING,
 272                 SIGMA_DOWNLOAD,
 273         } state;
 274         uint16_t lastts;
 275         uint16_t lastsample;
 276 };
 277
 278 struct dev_context {
 279         struct {
 280                 uint16_t vid, pid;
 281                 uint32_t serno;
 282                 uint16_t prefix;
 283                 enum asix_device_type type;
 284         } id;
 285         struct ftdi_context ftdic;
 286         uint64_t cur_samplerate;
 287         uint64_t limit_msec;
 288         uint64_t limit_samples;
 289         uint64_t sent_samples;
 290         uint64_t start_time;
 291         int cur_firmware;
 292         int num_channels;
 293         int cur_channels;
 294         int samples_per_event;
 295         uint64_t capture_ratio;
 296         struct sigma_trigger trigger;
 297         int use_triggers;
 298         struct sigma_state state;
 299 };
 300
 301 extern SR_PRIV const uint64_t samplerates[];
 302 extern SR_PRIV const size_t samplerates_count;
 303
 304 SR_PRIV int sigma_write_register(uint8_t reg, uint8_t *data, size_t len,
 305                                  struct dev_context *devc);
 306 SR_PRIV int sigma_set_register(uint8_t reg, uint8_t value, struct dev_context *devc);
 307 SR_PRIV int sigma_write_trigger_lut(struct triggerlut *lut, struct dev_context *devc);
 308 SR_PRIV uint64_t sigma_limit_samples_to_msec(const struct dev_context *devc,
 309                                              uint64_t limit_samples);
 310 SR_PRIV int sigma_set_samplerate(const struct sr_dev_inst *sdi, uint64_t samplerate);
 311 SR_PRIV int sigma_convert_trigger(const struct sr_dev_inst *sdi);
 312 SR_PRIV int sigma_receive_data(int fd, int revents, void *cb_data);
 313 SR_PRIV int sigma_build_basic_trigger(struct triggerlut *lut, struct dev_context *devc);
 314
 315 #endif