src/hardware/asix-sigma/protocol.c

   1 /*
   2  * This file is part of the libsigrok project.
   3  *
   4  * Copyright (C) 2010-2012 Håvard Espeland <gus@ping.uio.no>,
   5  * Copyright (C) 2010 Martin Stensgård <mastensg@ping.uio.no>
   6  * Copyright (C) 2010 Carl Henrik Lunde <chlunde@ping.uio.no>
   7  *
   8  * This program is free software: you can redistribute it and/or modify
   9  * it under the terms of the GNU General Public License as published by
  10  * the Free Software Foundation, either version 3 of the License, or
  11  * (at your option) any later version.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  *
  18  * You should have received a copy of the GNU General Public License
  19  * along with this program.  If not, see <http://www.gnu.org/licenses/>.
  20  */
  21
  22 /*
  23  * ASIX SIGMA/SIGMA2 logic analyzer driver
  24  */
  25
  26 #include <config.h>
  27 #include "protocol.h"
  28
  29 #define USB_VENDOR                      0xa600
  30 #define USB_PRODUCT                     0xa000
  31 #define USB_DESCRIPTION                 "ASIX SIGMA"
  32 #define USB_VENDOR_NAME                 "ASIX"
  33 #define USB_MODEL_NAME                  "SIGMA"
  34
  35 /*
  36  * The ASIX Sigma supports arbitrary integer frequency divider in
  37  * the 50MHz mode. The divider is in range 1...256 , allowing for
  38  * very precise sampling rate selection. This driver supports only
  39  * a subset of the sampling rates.
  40  */
  41 SR_PRIV const uint64_t samplerates[] = {
  42         SR_KHZ(200),    /* div=250 */
  43         SR_KHZ(250),    /* div=200 */
  44         SR_KHZ(500),    /* div=100 */
  45         SR_MHZ(1),      /* div=50  */
  46         SR_MHZ(5),      /* div=10  */
  47         SR_MHZ(10),     /* div=5   */
  48         SR_MHZ(25),     /* div=2   */
  49         SR_MHZ(50),     /* div=1   */
  50         SR_MHZ(100),    /* Special FW needed */
  51         SR_MHZ(200),    /* Special FW needed */
  52 };
  53
  54 SR_PRIV const size_t samplerates_count = ARRAY_SIZE(samplerates);
  55
  56 static const char sigma_firmware_files[][24] = {
  57         /* 50 MHz, supports 8 bit fractions */
  58         "asix-sigma-50.fw",
  59         /* 100 MHz */
  60         "asix-sigma-100.fw",
  61         /* 200 MHz */
  62         "asix-sigma-200.fw",
  63         /* Synchronous clock from pin */
  64         "asix-sigma-50sync.fw",
  65         /* Frequency counter */
  66         "asix-sigma-phasor.fw",
  67 };
  68
  69 static int sigma_read(void *buf, size_t size, struct dev_context *devc)
  70 {
  71         int ret;
  72
  73         ret = ftdi_read_data(&devc->ftdic, (unsigned char *)buf, size);
  74         if (ret < 0) {
  75                 sr_err("ftdi_read_data failed: %s",
  76                        ftdi_get_error_string(&devc->ftdic));
  77         }
  78
  79         return ret;
  80 }
  81
  82 static int sigma_write(void *buf, size_t size, struct dev_context *devc)
  83 {
  84         int ret;
  85
  86         ret = ftdi_write_data(&devc->ftdic, (unsigned char *)buf, size);
  87         if (ret < 0) {
  88                 sr_err("ftdi_write_data failed: %s",
  89                        ftdi_get_error_string(&devc->ftdic));
  90         } else if ((size_t) ret != size) {
  91                 sr_err("ftdi_write_data did not complete write.");
  92         }
  93
  94         return ret;
  95 }
  96
  97 /*
  98  * NOTE: We chose the buffer size to be large enough to hold any write to the
  99  * device. We still print a message just in case.
 100  */
 101 SR_PRIV int sigma_write_register(uint8_t reg, uint8_t *data, size_t len,
 102                                  struct dev_context *devc)
 103 {
 104         size_t i;
 105         uint8_t buf[80];
 106         int idx = 0;
 107
 108         if ((2 * len + 2) > sizeof(buf)) {
 109                 sr_err("Attempted to write %zu bytes, but buffer is too small.",
 110                        len);
 111                 return SR_ERR_BUG;
 112         }
 113
 114         buf[idx++] = REG_ADDR_LOW | (reg & 0xf);
 115         buf[idx++] = REG_ADDR_HIGH | (reg >> 4);
 116
 117         for (i = 0; i < len; i++) {
 118                 buf[idx++] = REG_DATA_LOW | (data[i] & 0xf);
 119                 buf[idx++] = REG_DATA_HIGH_WRITE | (data[i] >> 4);
 120         }
 121
 122         return sigma_write(buf, idx, devc);
 123 }
 124
 125 SR_PRIV int sigma_set_register(uint8_t reg, uint8_t value, struct dev_context *devc)
 126 {
 127         return sigma_write_register(reg, &value, 1, devc);
 128 }
 129
 130 static int sigma_read_register(uint8_t reg, uint8_t *data, size_t len,
 131                                struct dev_context *devc)
 132 {
 133         uint8_t buf[3];
 134
 135         buf[0] = REG_ADDR_LOW | (reg & 0xf);
 136         buf[1] = REG_ADDR_HIGH | (reg >> 4);
 137         buf[2] = REG_READ_ADDR;
 138
 139         sigma_write(buf, sizeof(buf), devc);
 140
 141         return sigma_read(data, len, devc);
 142 }
 143
 144 static uint8_t sigma_get_register(uint8_t reg, struct dev_context *devc)
 145 {
 146         uint8_t value;
 147
 148         if (1 != sigma_read_register(reg, &value, 1, devc)) {
 149                 sr_err("sigma_get_register: 1 byte expected");
 150                 return 0;
 151         }
 152
 153         return value;
 154 }
 155
 156 static int sigma_read_pos(uint32_t *stoppos, uint32_t *triggerpos,
 157                           struct dev_context *devc)
 158 {
 159         uint8_t buf[] = {
 160                 REG_ADDR_LOW | READ_TRIGGER_POS_LOW,
 161
 162                 REG_READ_ADDR | NEXT_REG,
 163                 REG_READ_ADDR | NEXT_REG,
 164                 REG_READ_ADDR | NEXT_REG,
 165                 REG_READ_ADDR | NEXT_REG,
 166                 REG_READ_ADDR | NEXT_REG,
 167                 REG_READ_ADDR | NEXT_REG,
 168         };
 169         uint8_t result[6];
 170
 171         sigma_write(buf, sizeof(buf), devc);
 172
 173         sigma_read(result, sizeof(result), devc);
 174
 175         *triggerpos = result[0] | (result[1] << 8) | (result[2] << 16);
 176         *stoppos = result[3] | (result[4] << 8) | (result[5] << 16);
 177
 178         /* Not really sure why this must be done, but according to spec. */
 179         if ((--*stoppos & 0x1ff) == 0x1ff)
 180                 *stoppos -= 64;
 181
 182         if ((*--triggerpos & 0x1ff) == 0x1ff)
 183                 *triggerpos -= 64;
 184
 185         return 1;
 186 }
 187
 188 static int sigma_read_dram(uint16_t startchunk, size_t numchunks,
 189                            uint8_t *data, struct dev_context *devc)
 190 {
 191         size_t i;
 192         uint8_t buf[4096];
 193         int idx = 0;
 194
 195         /* Send the startchunk. Index start with 1. */
 196         buf[0] = startchunk >> 8;
 197         buf[1] = startchunk & 0xff;
 198         sigma_write_register(WRITE_MEMROW, buf, 2, devc);
 199
 200         /* Read the DRAM. */
 201         buf[idx++] = REG_DRAM_BLOCK;
 202         buf[idx++] = REG_DRAM_WAIT_ACK;
 203
 204         for (i = 0; i < numchunks; i++) {
 205                 /* Alternate bit to copy from DRAM to cache. */
 206                 if (i != (numchunks - 1))
 207                         buf[idx++] = REG_DRAM_BLOCK | (((i + 1) % 2) << 4);
 208
 209                 buf[idx++] = REG_DRAM_BLOCK_DATA | ((i % 2) << 4);
 210
 211                 if (i != (numchunks - 1))
 212                         buf[idx++] = REG_DRAM_WAIT_ACK;
 213         }
 214
 215         sigma_write(buf, idx, devc);
 216
 217         return sigma_read(data, numchunks * CHUNK_SIZE, devc);
 218 }
 219
 220 /* Upload trigger look-up tables to Sigma. */
 221 SR_PRIV int sigma_write_trigger_lut(struct triggerlut *lut, struct dev_context *devc)
 222 {
 223         int i;
 224         uint8_t tmp[2];
 225         uint16_t bit;
 226
 227         /* Transpose the table and send to Sigma. */
 228         for (i = 0; i < 16; i++) {
 229                 bit = 1 << i;
 230
 231                 tmp[0] = tmp[1] = 0;
 232
 233                 if (lut->m2d[0] & bit)
 234                         tmp[0] |= 0x01;
 235                 if (lut->m2d[1] & bit)
 236                         tmp[0] |= 0x02;
 237                 if (lut->m2d[2] & bit)
 238                         tmp[0] |= 0x04;
 239                 if (lut->m2d[3] & bit)
 240                         tmp[0] |= 0x08;
 241
 242                 if (lut->m3 & bit)
 243                         tmp[0] |= 0x10;
 244                 if (lut->m3s & bit)
 245                         tmp[0] |= 0x20;
 246                 if (lut->m4 & bit)
 247                         tmp[0] |= 0x40;
 248
 249                 if (lut->m0d[0] & bit)
 250                         tmp[1] |= 0x01;
 251                 if (lut->m0d[1] & bit)
 252                         tmp[1] |= 0x02;
 253                 if (lut->m0d[2] & bit)
 254                         tmp[1] |= 0x04;
 255                 if (lut->m0d[3] & bit)
 256                         tmp[1] |= 0x08;
 257
 258                 if (lut->m1d[0] & bit)
 259                         tmp[1] |= 0x10;
 260                 if (lut->m1d[1] & bit)
 261                         tmp[1] |= 0x20;
 262                 if (lut->m1d[2] & bit)
 263                         tmp[1] |= 0x40;
 264                 if (lut->m1d[3] & bit)
 265                         tmp[1] |= 0x80;
 266
 267                 sigma_write_register(WRITE_TRIGGER_SELECT0, tmp, sizeof(tmp),
 268                                      devc);
 269                 sigma_set_register(WRITE_TRIGGER_SELECT1, 0x30 | i, devc);
 270         }
 271
 272         /* Send the parameters */
 273         sigma_write_register(WRITE_TRIGGER_SELECT0, (uint8_t *) &lut->params,
 274                              sizeof(lut->params), devc);
 275
 276         return SR_OK;
 277 }
 278
 279 SR_PRIV void sigma_clear_helper(void *priv)
 280 {
 281         struct dev_context *devc;
 282
 283         devc = priv;
 284
 285         ftdi_deinit(&devc->ftdic);
 286 }
 287
 288 /*
 289  * Configure the FPGA for bitbang mode.
 290  * This sequence is documented in section 2. of the ASIX Sigma programming
 291  * manual. This sequence is necessary to configure the FPGA in the Sigma
 292  * into Bitbang mode, in which it can be programmed with the firmware.
 293  */
 294 static int sigma_fpga_init_bitbang(struct dev_context *devc)
 295 {
 296         uint8_t suicide[] = {
 297                 0x84, 0x84, 0x88, 0x84, 0x88, 0x84, 0x88, 0x84,
 298         };
 299         uint8_t init_array[] = {
 300                 0x01, 0x03, 0x03, 0x01, 0x01, 0x01, 0x01, 0x01,
 301                 0x01, 0x01,
 302         };
 303         int i, ret, timeout = (10 * 1000);
 304         uint8_t data;
 305
 306         /* Section 2. part 1), do the FPGA suicide. */
 307         sigma_write(suicide, sizeof(suicide), devc);
 308         sigma_write(suicide, sizeof(suicide), devc);
 309         sigma_write(suicide, sizeof(suicide), devc);
 310         sigma_write(suicide, sizeof(suicide), devc);
 311
 312         /* Section 2. part 2), do pulse on D1. */
 313         sigma_write(init_array, sizeof(init_array), devc);
 314         ftdi_usb_purge_buffers(&devc->ftdic);
 315
 316         /* Wait until the FPGA asserts D6/INIT_B. */
 317         for (i = 0; i < timeout; i++) {
 318                 ret = sigma_read(&data, 1, devc);
 319                 if (ret < 0)
 320                         return ret;
 321                 /* Test if pin D6 got asserted. */
 322                 if (data & (1 << 5))
 323                         return 0;
 324                 /* The D6 was not asserted yet, wait a bit. */
 325                 g_usleep(10 * 1000);
 326         }
 327
 328         return SR_ERR_TIMEOUT;
 329 }
 330
 331 /*
 332  * Configure the FPGA for logic-analyzer mode.
 333  */
 334 static int sigma_fpga_init_la(struct dev_context *devc)
 335 {
 336         /* Initialize the logic analyzer mode. */
 337         uint8_t logic_mode_start[] = {
 338                 REG_ADDR_LOW  | (READ_ID & 0xf),
 339                 REG_ADDR_HIGH | (READ_ID >> 8),
 340                 REG_READ_ADDR,  /* Read ID register. */
 341
 342                 REG_ADDR_LOW | (WRITE_TEST & 0xf),
 343                 REG_DATA_LOW | 0x5,
 344                 REG_DATA_HIGH_WRITE | 0x5,
 345                 REG_READ_ADDR,  /* Read scratch register. */
 346
 347                 REG_DATA_LOW | 0xa,
 348                 REG_DATA_HIGH_WRITE | 0xa,
 349                 REG_READ_ADDR,  /* Read scratch register. */
 350
 351                 REG_ADDR_LOW | (WRITE_MODE & 0xf),
 352                 REG_DATA_LOW | 0x0,
 353                 REG_DATA_HIGH_WRITE | 0x8,
 354         };
 355
 356         uint8_t result[3];
 357         int ret;
 358
 359         /* Initialize the logic analyzer mode. */
 360         sigma_write(logic_mode_start, sizeof(logic_mode_start), devc);
 361
 362         /* Expect a 3 byte reply since we issued three READ requests. */
 363         ret = sigma_read(result, 3, devc);
 364         if (ret != 3)
 365                 goto err;
 366
 367         if (result[0] != 0xa6 || result[1] != 0x55 || result[2] != 0xaa)
 368                 goto err;
 369
 370         return SR_OK;
 371 err:
 372         sr_err("Configuration failed. Invalid reply received.");
 373         return SR_ERR;
 374 }
 375
 376 /*
 377  * Read the firmware from a file and transform it into a series of bitbang
 378  * pulses used to program the FPGA. Note that the *bb_cmd must be free()'d
 379  * by the caller of this function.
 380  */
 381 static int sigma_fw_2_bitbang(struct sr_context *ctx, const char *name,
 382                               uint8_t **bb_cmd, gsize *bb_cmd_size)
 383 {
 384         size_t i, file_size, bb_size;
 385         char *firmware;
 386         uint8_t *bb_stream, *bbs;
 387         uint32_t imm;
 388         int bit, v;
 389         int ret = SR_OK;
 390
 391         /* Retrieve the on-disk firmware file content. */
 392         firmware = sr_resource_load(ctx, SR_RESOURCE_FIRMWARE,
 393                         name, &file_size, 256 * 1024);
 394         if (!firmware)
 395                 return SR_ERR;
 396
 397         /* Unscramble the file content (XOR with "random" sequence). */
 398         imm = 0x3f6df2ab;
 399         for (i = 0; i < file_size; i++) {
 400                 imm = (imm + 0xa853753) % 177 + (imm * 0x8034052);
 401                 firmware[i] ^= imm & 0xff;
 402         }
 403
 404         /*
 405          * Generate a sequence of bitbang samples. With two samples per
 406          * FPGA configuration bit, providing the level for the DIN signal
 407          * as well as two edges for CCLK. See Xilinx UG332 for details
 408          * ("slave serial" mode).
 409          *
 410          * Note that CCLK is inverted in hardware. That's why the
 411          * respective bit is first set and then cleared in the bitbang
 412          * sample sets. So that the DIN level will be stable when the
 413          * data gets sampled at the rising CCLK edge, and the signals'
 414          * setup time constraint will be met.
 415          *
 416          * The caller will put the FPGA into download mode, will send
 417          * the bitbang samples, and release the allocated memory.
 418          */
 419         bb_size = file_size * 8 * 2;
 420         bb_stream = (uint8_t *)g_try_malloc(bb_size);
 421         if (!bb_stream) {
 422                 sr_err("%s: Failed to allocate bitbang stream", __func__);
 423                 ret = SR_ERR_MALLOC;
 424                 goto exit;
 425         }
 426         bbs = bb_stream;
 427         for (i = 0; i < file_size; i++) {
 428                 for (bit = 7; bit >= 0; bit--) {
 429                         v = (firmware[i] & (1 << bit)) ? 0x40 : 0x00;
 430                         *bbs++ = v | 0x01;
 431                         *bbs++ = v;
 432                 }
 433         }
 434
 435         /* The transformation completed successfully, return the result. */
 436         *bb_cmd = bb_stream;
 437         *bb_cmd_size = bb_size;
 438
 439 exit:
 440         g_free(firmware);
 441         return ret;
 442 }
 443
 444 static int upload_firmware(struct sr_context *ctx,
 445                 int firmware_idx, struct dev_context *devc)
 446 {
 447         int ret;
 448         unsigned char *buf;
 449         unsigned char pins;
 450         size_t buf_size;
 451         const char *firmware = sigma_firmware_files[firmware_idx];
 452         struct ftdi_context *ftdic = &devc->ftdic;
 453
 454         /* Make sure it's an ASIX SIGMA. */
 455         ret = ftdi_usb_open_desc(ftdic, USB_VENDOR, USB_PRODUCT,
 456                                  USB_DESCRIPTION, NULL);
 457         if (ret < 0) {
 458                 sr_err("ftdi_usb_open failed: %s",
 459                        ftdi_get_error_string(ftdic));
 460                 return 0;
 461         }
 462
 463         ret = ftdi_set_bitmode(ftdic, 0xdf, BITMODE_BITBANG);
 464         if (ret < 0) {
 465                 sr_err("ftdi_set_bitmode failed: %s",
 466                        ftdi_get_error_string(ftdic));
 467                 return 0;
 468         }
 469
 470         /* Four times the speed of sigmalogan - Works well. */
 471         ret = ftdi_set_baudrate(ftdic, 750 * 1000);
 472         if (ret < 0) {
 473                 sr_err("ftdi_set_baudrate failed: %s",
 474                        ftdi_get_error_string(ftdic));
 475                 return 0;
 476         }
 477
 478         /* Initialize the FPGA for firmware upload. */
 479         ret = sigma_fpga_init_bitbang(devc);
 480         if (ret)
 481                 return ret;
 482
 483         /* Prepare firmware. */
 484         ret = sigma_fw_2_bitbang(ctx, firmware, &buf, &buf_size);
 485         if (ret != SR_OK) {
 486                 sr_err("An error occurred while reading the firmware: %s",
 487                        firmware);
 488                 return ret;
 489         }
 490
 491         /* Upload firmware. */
 492         sr_info("Uploading firmware file '%s'.", firmware);
 493         sigma_write(buf, buf_size, devc);
 494
 495         g_free(buf);
 496
 497         ret = ftdi_set_bitmode(ftdic, 0x00, BITMODE_RESET);
 498         if (ret < 0) {
 499                 sr_err("ftdi_set_bitmode failed: %s",
 500                        ftdi_get_error_string(ftdic));
 501                 return SR_ERR;
 502         }
 503
 504         ftdi_usb_purge_buffers(ftdic);
 505
 506         /* Discard garbage. */
 507         while (sigma_read(&pins, 1, devc) == 1)
 508                 ;
 509
 510         /* Initialize the FPGA for logic-analyzer mode. */
 511         ret = sigma_fpga_init_la(devc);
 512         if (ret != SR_OK)
 513                 return ret;
 514
 515         devc->cur_firmware = firmware_idx;
 516
 517         sr_info("Firmware uploaded.");
 518
 519         return SR_OK;
 520 }
 521
 522 SR_PRIV int sigma_set_samplerate(const struct sr_dev_inst *sdi, uint64_t samplerate)
 523 {
 524         struct dev_context *devc;
 525         struct drv_context *drvc;
 526         size_t i;
 527         int ret;
 528
 529         devc = sdi->priv;
 530         drvc = sdi->driver->context;
 531         ret = SR_OK;
 532
 533         /* Reject rates that are not in the list of supported rates. */
 534         for (i = 0; i < samplerates_count; i++) {
 535                 if (samplerates[i] == samplerate)
 536                         break;
 537         }
 538         if (i >= samplerates_count || samplerates[i] == 0)
 539                 return SR_ERR_SAMPLERATE;
 540
 541         /*
 542          * Depending on the samplerates of 200/100/50- MHz, specific
 543          * firmware is required and higher rates might limit the set
 544          * of available channels.
 545          */
 546         if (samplerate <= SR_MHZ(50)) {
 547                 ret = upload_firmware(drvc->sr_ctx, 0, devc);
 548                 devc->num_channels = 16;
 549         } else if (samplerate == SR_MHZ(100)) {
 550                 ret = upload_firmware(drvc->sr_ctx, 1, devc);
 551                 devc->num_channels = 8;
 552         } else if (samplerate == SR_MHZ(200)) {
 553                 ret = upload_firmware(drvc->sr_ctx, 2, devc);
 554                 devc->num_channels = 4;
 555         }
 556
 557         /*
 558          * Derive the sample period from the sample rate as well as the
 559          * number of samples that the device will communicate within
 560          * an "event" (memory organization internal to the device).
 561          */
 562         if (ret == SR_OK) {
 563                 devc->cur_samplerate = samplerate;
 564                 devc->period_ps = 1000000000000ULL / samplerate;
 565                 devc->samples_per_event = 16 / devc->num_channels;
 566                 devc->state.state = SIGMA_IDLE;
 567         }
 568
 569         /*
 570          * Support for "limit_samples" is implemented by stopping
 571          * acquisition after a corresponding period of time.
 572          * Re-calculate that period of time, in case the limit is
 573          * set first and the samplerate gets (re-)configured later.
 574          */
 575         if (ret == SR_OK && devc->limit_samples) {
 576                 uint64_t msecs;
 577                 msecs = devc->limit_samples * 1000 / devc->cur_samplerate;
 578                 devc->limit_msec = msecs;
 579         }
 580
 581         return ret;
 582 }
 583
 584 /*
 585  * In 100 and 200 MHz mode, only a single pin rising/falling can be
 586  * set as trigger. In other modes, two rising/falling triggers can be set,
 587  * in addition to value/mask trigger for any number of channels.
 588  *
 589  * The Sigma supports complex triggers using boolean expressions, but this
 590  * has not been implemented yet.
 591  */
 592 SR_PRIV int sigma_convert_trigger(const struct sr_dev_inst *sdi)
 593 {
 594         struct dev_context *devc;
 595         struct sr_trigger *trigger;
 596         struct sr_trigger_stage *stage;
 597         struct sr_trigger_match *match;
 598         const GSList *l, *m;
 599         int channelbit, trigger_set;
 600
 601         devc = sdi->priv;
 602         memset(&devc->trigger, 0, sizeof(struct sigma_trigger));
 603         if (!(trigger = sr_session_trigger_get(sdi->session)))
 604                 return SR_OK;
 605
 606         trigger_set = 0;
 607         for (l = trigger->stages; l; l = l->next) {
 608                 stage = l->data;
 609                 for (m = stage->matches; m; m = m->next) {
 610                         match = m->data;
 611                         if (!match->channel->enabled)
 612                                 /* Ignore disabled channels with a trigger. */
 613                                 continue;
 614                         channelbit = 1 << (match->channel->index);
 615                         if (devc->cur_samplerate >= SR_MHZ(100)) {
 616                                 /* Fast trigger support. */
 617                                 if (trigger_set) {
 618                                         sr_err("Only a single pin trigger is "
 619                                                         "supported in 100 and 200MHz mode.");
 620                                         return SR_ERR;
 621                                 }
 622                                 if (match->match == SR_TRIGGER_FALLING)
 623                                         devc->trigger.fallingmask |= channelbit;
 624                                 else if (match->match == SR_TRIGGER_RISING)
 625                                         devc->trigger.risingmask |= channelbit;
 626                                 else {
 627                                         sr_err("Only rising/falling trigger is "
 628                                                         "supported in 100 and 200MHz mode.");
 629                                         return SR_ERR;
 630                                 }
 631
 632                                 trigger_set++;
 633                         } else {
 634                                 /* Simple trigger support (event). */
 635                                 if (match->match == SR_TRIGGER_ONE) {
 636                                         devc->trigger.simplevalue |= channelbit;
 637                                         devc->trigger.simplemask |= channelbit;
 638                                 }
 639                                 else if (match->match == SR_TRIGGER_ZERO) {
 640                                         devc->trigger.simplevalue &= ~channelbit;
 641                                         devc->trigger.simplemask |= channelbit;
 642                                 }
 643                                 else if (match->match == SR_TRIGGER_FALLING) {
 644                                         devc->trigger.fallingmask |= channelbit;
 645                                         trigger_set++;
 646                                 }
 647                                 else if (match->match == SR_TRIGGER_RISING) {
 648                                         devc->trigger.risingmask |= channelbit;
 649                                         trigger_set++;
 650                                 }
 651
 652                                 /*
 653                                  * Actually, Sigma supports 2 rising/falling triggers,
 654                                  * but they are ORed and the current trigger syntax
 655                                  * does not permit ORed triggers.
 656                                  */
 657                                 if (trigger_set > 1) {
 658                                         sr_err("Only 1 rising/falling trigger "
 659                                                    "is supported.");
 660                                         return SR_ERR;
 661                                 }
 662                         }
 663                 }
 664         }
 665
 666         return SR_OK;
 667 }
 668
 669
 670 /* Software trigger to determine exact trigger position. */
 671 static int get_trigger_offset(uint8_t *samples, uint16_t last_sample,
 672                               struct sigma_trigger *t)
 673 {
 674         int i;
 675         uint16_t sample = 0;
 676
 677         for (i = 0; i < 8; i++) {
 678                 if (i > 0)
 679                         last_sample = sample;
 680                 sample = samples[2 * i] | (samples[2 * i + 1] << 8);
 681
 682                 /* Simple triggers. */
 683                 if ((sample & t->simplemask) != t->simplevalue)
 684                         continue;
 685
 686                 /* Rising edge. */
 687                 if (((last_sample & t->risingmask) != 0) ||
 688                     ((sample & t->risingmask) != t->risingmask))
 689                         continue;
 690
 691                 /* Falling edge. */
 692                 if ((last_sample & t->fallingmask) != t->fallingmask ||
 693                     (sample & t->fallingmask) != 0)
 694                         continue;
 695
 696                 break;
 697         }
 698
 699         /* If we did not match, return original trigger pos. */
 700         return i & 0x7;
 701 }
 702
 703 /*
 704  * Return the timestamp of "DRAM cluster".
 705  */
 706 static uint16_t sigma_dram_cluster_ts(struct sigma_dram_cluster *cluster)
 707 {
 708         return (cluster->timestamp_hi << 8) | cluster->timestamp_lo;
 709 }
 710
 711 static void sigma_decode_dram_cluster(struct sigma_dram_cluster *dram_cluster,
 712                                       unsigned int events_in_cluster,
 713                                       unsigned int triggered,
 714                                       struct sr_dev_inst *sdi)
 715 {
 716         struct dev_context *devc = sdi->priv;
 717         struct sigma_state *ss = &devc->state;
 718         struct sr_datafeed_packet packet;
 719         struct sr_datafeed_logic logic;
 720         uint16_t tsdiff, ts;
 721         uint8_t samples[2048];
 722         unsigned int i;
 723
 724         ts = sigma_dram_cluster_ts(dram_cluster);
 725         tsdiff = ts - ss->lastts;
 726         ss->lastts = ts;
 727
 728         packet.type = SR_DF_LOGIC;
 729         packet.payload = &logic;
 730         logic.unitsize = 2;
 731         logic.data = samples;
 732
 733         /*
 734          * First of all, send Sigrok a copy of the last sample from
 735          * previous cluster as many times as needed to make up for
 736          * the differential characteristics of data we get from the
 737          * Sigma. Sigrok needs one sample of data per period.
 738          *
 739          * One DRAM cluster contains a timestamp and seven samples,
 740          * the units of timestamp are "devc->period_ps" , the first
 741          * sample in the cluster happens at the time of the timestamp
 742          * and the remaining samples happen at timestamp +1...+6 .
 743          */
 744         for (ts = 0; ts < tsdiff - (EVENTS_PER_CLUSTER - 1); ts++) {
 745                 i = ts % 1024;
 746                 samples[2 * i + 0] = ss->lastsample & 0xff;
 747                 samples[2 * i + 1] = ss->lastsample >> 8;
 748
 749                 /*
 750                  * If we have 1024 samples ready or we're at the
 751                  * end of submitting the padding samples, submit
 752                  * the packet to Sigrok.
 753                  */
 754                 if ((i == 1023) || (ts == (tsdiff - EVENTS_PER_CLUSTER))) {
 755                         logic.length = (i + 1) * logic.unitsize;
 756                         sr_session_send(sdi, &packet);
 757                 }
 758         }
 759
 760         /*
 761          * Parse the samples in current cluster and prepare them
 762          * to be submitted to Sigrok.
 763          */
 764         for (i = 0; i < events_in_cluster; i++) {
 765                 samples[2 * i + 1] = dram_cluster->samples[i].sample_lo;
 766                 samples[2 * i + 0] = dram_cluster->samples[i].sample_hi;
 767         }
 768
 769         /* Send data up to trigger point (if triggered). */
 770         int trigger_offset = 0;
 771         if (triggered) {
 772                 /*
 773                  * Trigger is not always accurate to sample because of
 774                  * pipeline delay. However, it always triggers before
 775                  * the actual event. We therefore look at the next
 776                  * samples to pinpoint the exact position of the trigger.
 777                  */
 778                 trigger_offset = get_trigger_offset(samples,
 779                                         ss->lastsample, &devc->trigger);
 780
 781                 if (trigger_offset > 0) {
 782                         packet.type = SR_DF_LOGIC;
 783                         logic.length = trigger_offset * logic.unitsize;
 784                         sr_session_send(sdi, &packet);
 785                         events_in_cluster -= trigger_offset;
 786                 }
 787
 788                 /* Only send trigger if explicitly enabled. */
 789                 if (devc->use_triggers) {
 790                         packet.type = SR_DF_TRIGGER;
 791                         sr_session_send(sdi, &packet);
 792                 }
 793         }
 794
 795         if (events_in_cluster > 0) {
 796                 packet.type = SR_DF_LOGIC;
 797                 logic.length = events_in_cluster * logic.unitsize;
 798                 logic.data = samples + (trigger_offset * logic.unitsize);
 799                 sr_session_send(sdi, &packet);
 800         }
 801
 802         ss->lastsample =
 803                 samples[2 * (events_in_cluster - 1) + 0] |
 804                 (samples[2 * (events_in_cluster - 1) + 1] << 8);
 805
 806 }
 807
 808 /*
 809  * Decode chunk of 1024 bytes, 64 clusters, 7 events per cluster.
 810  * Each event is 20ns apart, and can contain multiple samples.
 811  *
 812  * For 200 MHz, events contain 4 samples for each channel, spread 5 ns apart.
 813  * For 100 MHz, events contain 2 samples for each channel, spread 10 ns apart.
 814  * For 50 MHz and below, events contain one sample for each channel,
 815  * spread 20 ns apart.
 816  */
 817 static int decode_chunk_ts(struct sigma_dram_line *dram_line,
 818                            uint16_t events_in_line,
 819                            uint32_t trigger_event,
 820                            struct sr_dev_inst *sdi)
 821 {
 822         struct sigma_dram_cluster *dram_cluster;
 823         struct dev_context *devc = sdi->priv;
 824         unsigned int clusters_in_line =
 825                 (events_in_line + (EVENTS_PER_CLUSTER - 1)) / EVENTS_PER_CLUSTER;
 826         unsigned int events_in_cluster;
 827         unsigned int i;
 828         uint32_t trigger_cluster = ~0, triggered = 0;
 829
 830         /* Check if trigger is in this chunk. */
 831         if (trigger_event < (64 * 7)) {
 832                 if (devc->cur_samplerate <= SR_MHZ(50)) {
 833                         trigger_event -= MIN(EVENTS_PER_CLUSTER - 1,
 834                                              trigger_event);
 835                 }
 836
 837                 /* Find in which cluster the trigger occurred. */
 838                 trigger_cluster = trigger_event / EVENTS_PER_CLUSTER;
 839         }
 840
 841         /* For each full DRAM cluster. */
 842         for (i = 0; i < clusters_in_line; i++) {
 843                 dram_cluster = &dram_line->cluster[i];
 844
 845                 /* The last cluster might not be full. */
 846                 if ((i == clusters_in_line - 1) &&
 847                     (events_in_line % EVENTS_PER_CLUSTER)) {
 848                         events_in_cluster = events_in_line % EVENTS_PER_CLUSTER;
 849                 } else {
 850                         events_in_cluster = EVENTS_PER_CLUSTER;
 851                 }
 852
 853                 triggered = (i == trigger_cluster);
 854                 sigma_decode_dram_cluster(dram_cluster, events_in_cluster,
 855                                           triggered, sdi);
 856         }
 857
 858         return SR_OK;
 859 }
 860
 861 static int download_capture(struct sr_dev_inst *sdi)
 862 {
 863         struct dev_context *devc = sdi->priv;
 864         const uint32_t chunks_per_read = 32;
 865         struct sigma_dram_line *dram_line;
 866         int bufsz;
 867         uint32_t stoppos, triggerpos;
 868         uint8_t modestatus;
 869
 870         uint32_t i;
 871         uint32_t dl_lines_total, dl_lines_curr, dl_lines_done;
 872         uint32_t dl_events_in_line = 64 * 7;
 873         uint32_t trg_line = ~0, trg_event = ~0;
 874
 875         dram_line = g_try_malloc0(chunks_per_read * sizeof(*dram_line));
 876         if (!dram_line)
 877                 return FALSE;
 878
 879         sr_info("Downloading sample data.");
 880
 881         /* Stop acquisition. */
 882         sigma_set_register(WRITE_MODE, 0x11, devc);
 883
 884         /* Set SDRAM Read Enable. */
 885         sigma_set_register(WRITE_MODE, 0x02, devc);
 886
 887         /* Get the current position. */
 888         sigma_read_pos(&stoppos, &triggerpos, devc);
 889
 890         /* Check if trigger has fired. */
 891         modestatus = sigma_get_register(READ_MODE, devc);
 892         if (modestatus & 0x20) {
 893                 trg_line = triggerpos >> 9;
 894                 trg_event = triggerpos & 0x1ff;
 895         }
 896
 897         /*
 898          * Determine how many 1024b "DRAM lines" do we need to read from the
 899          * Sigma so we have a complete set of samples. Note that the last
 900          * line can be only partial, containing less than 64 clusters.
 901          */
 902         dl_lines_total = (stoppos >> 9) + 1;
 903
 904         dl_lines_done = 0;
 905
 906         while (dl_lines_total > dl_lines_done) {
 907                 /* We can download only up-to 32 DRAM lines in one go! */
 908                 dl_lines_curr = MIN(chunks_per_read, dl_lines_total);
 909
 910                 bufsz = sigma_read_dram(dl_lines_done, dl_lines_curr,
 911                                         (uint8_t *)dram_line, devc);
 912                 /* TODO: Check bufsz. For now, just avoid compiler warnings. */
 913                 (void)bufsz;
 914
 915                 /* This is the first DRAM line, so find the initial timestamp. */
 916                 if (dl_lines_done == 0) {
 917                         devc->state.lastts =
 918                                 sigma_dram_cluster_ts(&dram_line[0].cluster[0]);
 919                         devc->state.lastsample = 0;
 920                 }
 921
 922                 for (i = 0; i < dl_lines_curr; i++) {
 923                         uint32_t trigger_event = ~0;
 924                         /* The last "DRAM line" can be only partially full. */
 925                         if (dl_lines_done + i == dl_lines_total - 1)
 926                                 dl_events_in_line = stoppos & 0x1ff;
 927
 928                         /* Test if the trigger happened on this line. */
 929                         if (dl_lines_done + i == trg_line)
 930                                 trigger_event = trg_event;
 931
 932                         decode_chunk_ts(dram_line + i, dl_events_in_line,
 933                                         trigger_event, sdi);
 934                 }
 935
 936                 dl_lines_done += dl_lines_curr;
 937         }
 938
 939         std_session_send_df_end(sdi);
 940
 941         sdi->driver->dev_acquisition_stop(sdi);
 942
 943         g_free(dram_line);
 944
 945         return TRUE;
 946 }
 947
 948 /*
 949  * Handle the Sigma when in CAPTURE mode. This function checks:
 950  * - Sampling time ended
 951  * - DRAM capacity overflow
 952  * This function triggers download of the samples from Sigma
 953  * in case either of the above conditions is true.
 954  */
 955 static int sigma_capture_mode(struct sr_dev_inst *sdi)
 956 {
 957         struct dev_context *devc = sdi->priv;
 958
 959         uint64_t running_msec;
 960         struct timeval tv;
 961
 962         uint32_t stoppos, triggerpos;
 963
 964         /* Check if the selected sampling duration passed. */
 965         gettimeofday(&tv, 0);
 966         running_msec = (tv.tv_sec - devc->start_tv.tv_sec) * 1000 +
 967                        (tv.tv_usec - devc->start_tv.tv_usec) / 1000;
 968         if (running_msec >= devc->limit_msec)
 969                 return download_capture(sdi);
 970
 971         /* Get the position in DRAM to which the FPGA is writing now. */
 972         sigma_read_pos(&stoppos, &triggerpos, devc);
 973         /* Test if DRAM is full and if so, download the data. */
 974         if ((stoppos >> 9) == 32767)
 975                 return download_capture(sdi);
 976
 977         return TRUE;
 978 }
 979
 980 SR_PRIV int sigma_receive_data(int fd, int revents, void *cb_data)
 981 {
 982         struct sr_dev_inst *sdi;
 983         struct dev_context *devc;
 984
 985         (void)fd;
 986         (void)revents;
 987
 988         sdi = cb_data;
 989         devc = sdi->priv;
 990
 991         if (devc->state.state == SIGMA_IDLE)
 992                 return TRUE;
 993
 994         if (devc->state.state == SIGMA_CAPTURE)
 995                 return sigma_capture_mode(sdi);
 996
 997         return TRUE;
 998 }
 999
1000 /* Build a LUT entry used by the trigger functions. */
1001 static void build_lut_entry(uint16_t value, uint16_t mask, uint16_t *entry)
1002 {
1003         int i, j, k, bit;
1004
1005         /* For each quad channel. */
1006         for (i = 0; i < 4; i++) {
1007                 entry[i] = 0xffff;
1008
1009                 /* For each bit in LUT. */
1010                 for (j = 0; j < 16; j++)
1011
1012                         /* For each channel in quad. */
1013                         for (k = 0; k < 4; k++) {
1014                                 bit = 1 << (i * 4 + k);
1015
1016                                 /* Set bit in entry */
1017                                 if ((mask & bit) && ((!(value & bit)) !=
1018                                                         (!(j & (1 << k)))))
1019                                         entry[i] &= ~(1 << j);
1020                         }
1021         }
1022 }
1023
1024 /* Add a logical function to LUT mask. */
1025 static void add_trigger_function(enum triggerop oper, enum triggerfunc func,
1026                                  int index, int neg, uint16_t *mask)
1027 {
1028         int i, j;
1029         int x[2][2], tmp, a, b, aset, bset, rset;
1030
1031         memset(x, 0, 4 * sizeof(int));
1032
1033         /* Trigger detect condition. */
1034         switch (oper) {
1035         case OP_LEVEL:
1036                 x[0][1] = 1;
1037                 x[1][1] = 1;
1038                 break;
1039         case OP_NOT:
1040                 x[0][0] = 1;
1041                 x[1][0] = 1;
1042                 break;
1043         case OP_RISE:
1044                 x[0][1] = 1;
1045                 break;
1046         case OP_FALL:
1047                 x[1][0] = 1;
1048                 break;
1049         case OP_RISEFALL:
1050                 x[0][1] = 1;
1051                 x[1][0] = 1;
1052                 break;
1053         case OP_NOTRISE:
1054                 x[1][1] = 1;
1055                 x[0][0] = 1;
1056                 x[1][0] = 1;
1057                 break;
1058         case OP_NOTFALL:
1059                 x[1][1] = 1;
1060                 x[0][0] = 1;
1061                 x[0][1] = 1;
1062                 break;
1063         case OP_NOTRISEFALL:
1064                 x[1][1] = 1;
1065                 x[0][0] = 1;
1066                 break;
1067         }
1068
1069         /* Transpose if neg is set. */
1070         if (neg) {
1071                 for (i = 0; i < 2; i++) {
1072                         for (j = 0; j < 2; j++) {
1073                                 tmp = x[i][j];
1074                                 x[i][j] = x[1 - i][1 - j];
1075                                 x[1 - i][1 - j] = tmp;
1076                         }
1077                 }
1078         }
1079
1080         /* Update mask with function. */
1081         for (i = 0; i < 16; i++) {
1082                 a = (i >> (2 * index + 0)) & 1;
1083                 b = (i >> (2 * index + 1)) & 1;
1084
1085                 aset = (*mask >> i) & 1;
1086                 bset = x[b][a];
1087
1088                 rset = 0;
1089                 if (func == FUNC_AND || func == FUNC_NAND)
1090                         rset = aset & bset;
1091                 else if (func == FUNC_OR || func == FUNC_NOR)
1092                         rset = aset | bset;
1093                 else if (func == FUNC_XOR || func == FUNC_NXOR)
1094                         rset = aset ^ bset;
1095
1096                 if (func == FUNC_NAND || func == FUNC_NOR || func == FUNC_NXOR)
1097                         rset = !rset;
1098
1099                 *mask &= ~(1 << i);
1100
1101                 if (rset)
1102                         *mask |= 1 << i;
1103         }
1104 }
1105
1106 /*
1107  * Build trigger LUTs used by 50 MHz and lower sample rates for supporting
1108  * simple pin change and state triggers. Only two transitions (rise/fall) can be
1109  * set at any time, but a full mask and value can be set (0/1).
1110  */
1111 SR_PRIV int sigma_build_basic_trigger(struct triggerlut *lut, struct dev_context *devc)
1112 {
1113         int i,j;
1114         uint16_t masks[2] = { 0, 0 };
1115
1116         memset(lut, 0, sizeof(struct triggerlut));
1117
1118         /* Constant for simple triggers. */
1119         lut->m4 = 0xa000;
1120
1121         /* Value/mask trigger support. */
1122         build_lut_entry(devc->trigger.simplevalue, devc->trigger.simplemask,
1123                         lut->m2d);
1124
1125         /* Rise/fall trigger support. */
1126         for (i = 0, j = 0; i < 16; i++) {
1127                 if (devc->trigger.risingmask & (1 << i) ||
1128                     devc->trigger.fallingmask & (1 << i))
1129                         masks[j++] = 1 << i;
1130         }
1131
1132         build_lut_entry(masks[0], masks[0], lut->m0d);
1133         build_lut_entry(masks[1], masks[1], lut->m1d);
1134
1135         /* Add glue logic */
1136         if (masks[0] || masks[1]) {
1137                 /* Transition trigger. */
1138                 if (masks[0] & devc->trigger.risingmask)
1139                         add_trigger_function(OP_RISE, FUNC_OR, 0, 0, &lut->m3);
1140                 if (masks[0] & devc->trigger.fallingmask)
1141                         add_trigger_function(OP_FALL, FUNC_OR, 0, 0, &lut->m3);
1142                 if (masks[1] & devc->trigger.risingmask)
1143                         add_trigger_function(OP_RISE, FUNC_OR, 1, 0, &lut->m3);
1144                 if (masks[1] & devc->trigger.fallingmask)
1145                         add_trigger_function(OP_FALL, FUNC_OR, 1, 0, &lut->m3);
1146         } else {
1147                 /* Only value/mask trigger. */
1148                 lut->m3 = 0xffff;
1149         }
1150
1151         /* Triggertype: event. */
1152         lut->params.selres = 3;
1153
1154         return SR_OK;
1155 }