src/hardware/asix-sigma/protocol.c

   1 /*
   2  * This file is part of the libsigrok project.
   3  *
   4  * Copyright (C) 2010-2012 Håvard Espeland <gus@ping.uio.no>,
   5  * Copyright (C) 2010 Martin Stensgård <mastensg@ping.uio.no>
   6  * Copyright (C) 2010 Carl Henrik Lunde <chlunde@ping.uio.no>
   7  *
   8  * This program is free software: you can redistribute it and/or modify
   9  * it under the terms of the GNU General Public License as published by
  10  * the Free Software Foundation, either version 3 of the License, or
  11  * (at your option) any later version.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  *
  18  * You should have received a copy of the GNU General Public License
  19  * along with this program.  If not, see <http://www.gnu.org/licenses/>.
  20  */
  21
  22 /*
  23  * ASIX SIGMA/SIGMA2 logic analyzer driver
  24  */
  25
  26 #include <config.h>
  27 #include "protocol.h"
  28
  29 /*
  30  * The ASIX Sigma supports arbitrary integer frequency divider in
  31  * the 50MHz mode. The divider is in range 1...256 , allowing for
  32  * very precise sampling rate selection. This driver supports only
  33  * a subset of the sampling rates.
  34  */
  35 SR_PRIV const uint64_t samplerates[] = {
  36         SR_KHZ(200),    /* div=250 */
  37         SR_KHZ(250),    /* div=200 */
  38         SR_KHZ(500),    /* div=100 */
  39         SR_MHZ(1),      /* div=50  */
  40         SR_MHZ(5),      /* div=10  */
  41         SR_MHZ(10),     /* div=5   */
  42         SR_MHZ(25),     /* div=2   */
  43         SR_MHZ(50),     /* div=1   */
  44         SR_MHZ(100),    /* Special FW needed */
  45         SR_MHZ(200),    /* Special FW needed */
  46 };
  47
  48 SR_PRIV const size_t samplerates_count = ARRAY_SIZE(samplerates);
  49
  50 static const char sigma_firmware_files[][24] = {
  51         /* 50 MHz, supports 8 bit fractions */
  52         "asix-sigma-50.fw",
  53         /* 100 MHz */
  54         "asix-sigma-100.fw",
  55         /* 200 MHz */
  56         "asix-sigma-200.fw",
  57         /* Synchronous clock from pin */
  58         "asix-sigma-50sync.fw",
  59         /* Frequency counter */
  60         "asix-sigma-phasor.fw",
  61 };
  62
  63 static int sigma_read(void *buf, size_t size, struct dev_context *devc)
  64 {
  65         int ret;
  66
  67         ret = ftdi_read_data(&devc->ftdic, (unsigned char *)buf, size);
  68         if (ret < 0) {
  69                 sr_err("ftdi_read_data failed: %s",
  70                        ftdi_get_error_string(&devc->ftdic));
  71         }
  72
  73         return ret;
  74 }
  75
  76 static int sigma_write(void *buf, size_t size, struct dev_context *devc)
  77 {
  78         int ret;
  79
  80         ret = ftdi_write_data(&devc->ftdic, (unsigned char *)buf, size);
  81         if (ret < 0) {
  82                 sr_err("ftdi_write_data failed: %s",
  83                        ftdi_get_error_string(&devc->ftdic));
  84         } else if ((size_t) ret != size) {
  85                 sr_err("ftdi_write_data did not complete write.");
  86         }
  87
  88         return ret;
  89 }
  90
  91 /*
  92  * NOTE: We chose the buffer size to be large enough to hold any write to the
  93  * device. We still print a message just in case.
  94  */
  95 SR_PRIV int sigma_write_register(uint8_t reg, uint8_t *data, size_t len,
  96                                  struct dev_context *devc)
  97 {
  98         size_t i;
  99         uint8_t buf[80];
 100         int idx = 0;
 101
 102         if ((2 * len + 2) > sizeof(buf)) {
 103                 sr_err("Attempted to write %zu bytes, but buffer is too small.",
 104                        len);
 105                 return SR_ERR_BUG;
 106         }
 107
 108         buf[idx++] = REG_ADDR_LOW | (reg & 0xf);
 109         buf[idx++] = REG_ADDR_HIGH | (reg >> 4);
 110
 111         for (i = 0; i < len; i++) {
 112                 buf[idx++] = REG_DATA_LOW | (data[i] & 0xf);
 113                 buf[idx++] = REG_DATA_HIGH_WRITE | (data[i] >> 4);
 114         }
 115
 116         return sigma_write(buf, idx, devc);
 117 }
 118
 119 SR_PRIV int sigma_set_register(uint8_t reg, uint8_t value, struct dev_context *devc)
 120 {
 121         return sigma_write_register(reg, &value, 1, devc);
 122 }
 123
 124 static int sigma_read_register(uint8_t reg, uint8_t *data, size_t len,
 125                                struct dev_context *devc)
 126 {
 127         uint8_t buf[3];
 128
 129         buf[0] = REG_ADDR_LOW | (reg & 0xf);
 130         buf[1] = REG_ADDR_HIGH | (reg >> 4);
 131         buf[2] = REG_READ_ADDR;
 132
 133         sigma_write(buf, sizeof(buf), devc);
 134
 135         return sigma_read(data, len, devc);
 136 }
 137
 138 static uint8_t sigma_get_register(uint8_t reg, struct dev_context *devc)
 139 {
 140         uint8_t value;
 141
 142         if (1 != sigma_read_register(reg, &value, 1, devc)) {
 143                 sr_err("sigma_get_register: 1 byte expected");
 144                 return 0;
 145         }
 146
 147         return value;
 148 }
 149
 150 static int sigma_read_pos(uint32_t *stoppos, uint32_t *triggerpos,
 151                           struct dev_context *devc)
 152 {
 153         uint8_t buf[] = {
 154                 REG_ADDR_LOW | READ_TRIGGER_POS_LOW,
 155
 156                 REG_READ_ADDR | NEXT_REG,
 157                 REG_READ_ADDR | NEXT_REG,
 158                 REG_READ_ADDR | NEXT_REG,
 159                 REG_READ_ADDR | NEXT_REG,
 160                 REG_READ_ADDR | NEXT_REG,
 161                 REG_READ_ADDR | NEXT_REG,
 162         };
 163         uint8_t result[6];
 164
 165         sigma_write(buf, sizeof(buf), devc);
 166
 167         sigma_read(result, sizeof(result), devc);
 168
 169         *triggerpos = result[0] | (result[1] << 8) | (result[2] << 16);
 170         *stoppos = result[3] | (result[4] << 8) | (result[5] << 16);
 171
 172         /* Not really sure why this must be done, but according to spec. */
 173         if ((--*stoppos & 0x1ff) == 0x1ff)
 174                 *stoppos -= 64;
 175
 176         if ((*--triggerpos & 0x1ff) == 0x1ff)
 177                 *triggerpos -= 64;
 178
 179         return 1;
 180 }
 181
 182 static int sigma_read_dram(uint16_t startchunk, size_t numchunks,
 183                            uint8_t *data, struct dev_context *devc)
 184 {
 185         size_t i;
 186         uint8_t buf[4096];
 187         int idx;
 188
 189         /* Send the startchunk. Index start with 1. */
 190         idx = 0;
 191         buf[idx++] = startchunk >> 8;
 192         buf[idx++] = startchunk & 0xff;
 193         sigma_write_register(WRITE_MEMROW, buf, idx, devc);
 194
 195         /* Read the DRAM. */
 196         idx = 0;
 197         buf[idx++] = REG_DRAM_BLOCK;
 198         buf[idx++] = REG_DRAM_WAIT_ACK;
 199
 200         for (i = 0; i < numchunks; i++) {
 201                 /* Alternate bit to copy from DRAM to cache. */
 202                 if (i != (numchunks - 1))
 203                         buf[idx++] = REG_DRAM_BLOCK | (((i + 1) % 2) << 4);
 204
 205                 buf[idx++] = REG_DRAM_BLOCK_DATA | ((i % 2) << 4);
 206
 207                 if (i != (numchunks - 1))
 208                         buf[idx++] = REG_DRAM_WAIT_ACK;
 209         }
 210
 211         sigma_write(buf, idx, devc);
 212
 213         return sigma_read(data, numchunks * CHUNK_SIZE, devc);
 214 }
 215
 216 /* Upload trigger look-up tables to Sigma. */
 217 SR_PRIV int sigma_write_trigger_lut(struct triggerlut *lut, struct dev_context *devc)
 218 {
 219         int i;
 220         uint8_t tmp[2];
 221         uint16_t bit;
 222
 223         /* Transpose the table and send to Sigma. */
 224         for (i = 0; i < 16; i++) {
 225                 bit = 1 << i;
 226
 227                 tmp[0] = tmp[1] = 0;
 228
 229                 if (lut->m2d[0] & bit)
 230                         tmp[0] |= 0x01;
 231                 if (lut->m2d[1] & bit)
 232                         tmp[0] |= 0x02;
 233                 if (lut->m2d[2] & bit)
 234                         tmp[0] |= 0x04;
 235                 if (lut->m2d[3] & bit)
 236                         tmp[0] |= 0x08;
 237
 238                 if (lut->m3 & bit)
 239                         tmp[0] |= 0x10;
 240                 if (lut->m3s & bit)
 241                         tmp[0] |= 0x20;
 242                 if (lut->m4 & bit)
 243                         tmp[0] |= 0x40;
 244
 245                 if (lut->m0d[0] & bit)
 246                         tmp[1] |= 0x01;
 247                 if (lut->m0d[1] & bit)
 248                         tmp[1] |= 0x02;
 249                 if (lut->m0d[2] & bit)
 250                         tmp[1] |= 0x04;
 251                 if (lut->m0d[3] & bit)
 252                         tmp[1] |= 0x08;
 253
 254                 if (lut->m1d[0] & bit)
 255                         tmp[1] |= 0x10;
 256                 if (lut->m1d[1] & bit)
 257                         tmp[1] |= 0x20;
 258                 if (lut->m1d[2] & bit)
 259                         tmp[1] |= 0x40;
 260                 if (lut->m1d[3] & bit)
 261                         tmp[1] |= 0x80;
 262
 263                 sigma_write_register(WRITE_TRIGGER_SELECT0, tmp, sizeof(tmp),
 264                                      devc);
 265                 sigma_set_register(WRITE_TRIGGER_SELECT1, 0x30 | i, devc);
 266         }
 267
 268         /* Send the parameters */
 269         sigma_write_register(WRITE_TRIGGER_SELECT0, (uint8_t *) &lut->params,
 270                              sizeof(lut->params), devc);
 271
 272         return SR_OK;
 273 }
 274
 275 SR_PRIV void sigma_clear_helper(void *priv)
 276 {
 277         struct dev_context *devc;
 278
 279         devc = priv;
 280
 281         ftdi_deinit(&devc->ftdic);
 282 }
 283
 284 /*
 285  * Configure the FPGA for bitbang mode.
 286  * This sequence is documented in section 2. of the ASIX Sigma programming
 287  * manual. This sequence is necessary to configure the FPGA in the Sigma
 288  * into Bitbang mode, in which it can be programmed with the firmware.
 289  */
 290 static int sigma_fpga_init_bitbang(struct dev_context *devc)
 291 {
 292         uint8_t suicide[] = {
 293                 0x84, 0x84, 0x88, 0x84, 0x88, 0x84, 0x88, 0x84,
 294         };
 295         uint8_t init_array[] = {
 296                 0x01, 0x03, 0x03, 0x01, 0x01, 0x01, 0x01, 0x01,
 297                 0x01, 0x01,
 298         };
 299         int i, ret, timeout = (10 * 1000);
 300         uint8_t data;
 301
 302         /* Section 2. part 1), do the FPGA suicide. */
 303         sigma_write(suicide, sizeof(suicide), devc);
 304         sigma_write(suicide, sizeof(suicide), devc);
 305         sigma_write(suicide, sizeof(suicide), devc);
 306         sigma_write(suicide, sizeof(suicide), devc);
 307
 308         /* Section 2. part 2), do pulse on D1. */
 309         sigma_write(init_array, sizeof(init_array), devc);
 310         ftdi_usb_purge_buffers(&devc->ftdic);
 311
 312         /* Wait until the FPGA asserts D6/INIT_B. */
 313         for (i = 0; i < timeout; i++) {
 314                 ret = sigma_read(&data, 1, devc);
 315                 if (ret < 0)
 316                         return ret;
 317                 /* Test if pin D6 got asserted. */
 318                 if (data & (1 << 5))
 319                         return 0;
 320                 /* The D6 was not asserted yet, wait a bit. */
 321                 g_usleep(10 * 1000);
 322         }
 323
 324         return SR_ERR_TIMEOUT;
 325 }
 326
 327 /*
 328  * Configure the FPGA for logic-analyzer mode.
 329  */
 330 static int sigma_fpga_init_la(struct dev_context *devc)
 331 {
 332         /* Initialize the logic analyzer mode. */
 333         uint8_t mode_regval = WMR_SDRAMINIT;
 334         uint8_t logic_mode_start[] = {
 335                 REG_ADDR_LOW  | (READ_ID & 0xf),
 336                 REG_ADDR_HIGH | (READ_ID >> 4),
 337                 REG_READ_ADDR,  /* Read ID register. */
 338
 339                 REG_ADDR_LOW | (WRITE_TEST & 0xf),
 340                 REG_DATA_LOW | 0x5,
 341                 REG_DATA_HIGH_WRITE | 0x5,
 342                 REG_READ_ADDR,  /* Read scratch register. */
 343
 344                 REG_DATA_LOW | 0xa,
 345                 REG_DATA_HIGH_WRITE | 0xa,
 346                 REG_READ_ADDR,  /* Read scratch register. */
 347
 348                 REG_ADDR_LOW | (WRITE_MODE & 0xf),
 349                 REG_DATA_LOW | (mode_regval & 0xf),
 350                 REG_DATA_HIGH_WRITE | (mode_regval >> 4),
 351         };
 352
 353         uint8_t result[3];
 354         int ret;
 355
 356         /* Initialize the logic analyzer mode. */
 357         sigma_write(logic_mode_start, sizeof(logic_mode_start), devc);
 358
 359         /* Expect a 3 byte reply since we issued three READ requests. */
 360         ret = sigma_read(result, 3, devc);
 361         if (ret != 3)
 362                 goto err;
 363
 364         if (result[0] != 0xa6 || result[1] != 0x55 || result[2] != 0xaa)
 365                 goto err;
 366
 367         return SR_OK;
 368 err:
 369         sr_err("Configuration failed. Invalid reply received.");
 370         return SR_ERR;
 371 }
 372
 373 /*
 374  * Read the firmware from a file and transform it into a series of bitbang
 375  * pulses used to program the FPGA. Note that the *bb_cmd must be free()'d
 376  * by the caller of this function.
 377  */
 378 static int sigma_fw_2_bitbang(struct sr_context *ctx, const char *name,
 379                               uint8_t **bb_cmd, gsize *bb_cmd_size)
 380 {
 381         size_t i, file_size, bb_size;
 382         char *firmware;
 383         uint8_t *bb_stream, *bbs;
 384         uint32_t imm;
 385         int bit, v;
 386         int ret = SR_OK;
 387
 388         /* Retrieve the on-disk firmware file content. */
 389         firmware = sr_resource_load(ctx, SR_RESOURCE_FIRMWARE,
 390                         name, &file_size, 256 * 1024);
 391         if (!firmware)
 392                 return SR_ERR;
 393
 394         /* Unscramble the file content (XOR with "random" sequence). */
 395         imm = 0x3f6df2ab;
 396         for (i = 0; i < file_size; i++) {
 397                 imm = (imm + 0xa853753) % 177 + (imm * 0x8034052);
 398                 firmware[i] ^= imm & 0xff;
 399         }
 400
 401         /*
 402          * Generate a sequence of bitbang samples. With two samples per
 403          * FPGA configuration bit, providing the level for the DIN signal
 404          * as well as two edges for CCLK. See Xilinx UG332 for details
 405          * ("slave serial" mode).
 406          *
 407          * Note that CCLK is inverted in hardware. That's why the
 408          * respective bit is first set and then cleared in the bitbang
 409          * sample sets. So that the DIN level will be stable when the
 410          * data gets sampled at the rising CCLK edge, and the signals'
 411          * setup time constraint will be met.
 412          *
 413          * The caller will put the FPGA into download mode, will send
 414          * the bitbang samples, and release the allocated memory.
 415          */
 416         bb_size = file_size * 8 * 2;
 417         bb_stream = (uint8_t *)g_try_malloc(bb_size);
 418         if (!bb_stream) {
 419                 sr_err("%s: Failed to allocate bitbang stream", __func__);
 420                 ret = SR_ERR_MALLOC;
 421                 goto exit;
 422         }
 423         bbs = bb_stream;
 424         for (i = 0; i < file_size; i++) {
 425                 for (bit = 7; bit >= 0; bit--) {
 426                         v = (firmware[i] & (1 << bit)) ? 0x40 : 0x00;
 427                         *bbs++ = v | 0x01;
 428                         *bbs++ = v;
 429                 }
 430         }
 431
 432         /* The transformation completed successfully, return the result. */
 433         *bb_cmd = bb_stream;
 434         *bb_cmd_size = bb_size;
 435
 436 exit:
 437         g_free(firmware);
 438         return ret;
 439 }
 440
 441 static int upload_firmware(struct sr_context *ctx,
 442                 int firmware_idx, struct dev_context *devc)
 443 {
 444         int ret;
 445         unsigned char *buf;
 446         unsigned char pins;
 447         size_t buf_size;
 448         const char *firmware;
 449         struct ftdi_context *ftdic;
 450
 451         /* Avoid downloading the same firmware multiple times. */
 452         firmware = sigma_firmware_files[firmware_idx];
 453         if (devc->cur_firmware == firmware_idx) {
 454                 sr_info("Not uploading firmware file '%s' again.", firmware);
 455                 return SR_OK;
 456         }
 457
 458         /* Make sure it's an ASIX SIGMA. */
 459         ftdic = &devc->ftdic;
 460         ret = ftdi_usb_open_desc(ftdic, USB_VENDOR, USB_PRODUCT,
 461                                  USB_DESCRIPTION, NULL);
 462         if (ret < 0) {
 463                 sr_err("ftdi_usb_open failed: %s",
 464                        ftdi_get_error_string(ftdic));
 465                 return 0;
 466         }
 467
 468         ret = ftdi_set_bitmode(ftdic, 0xdf, BITMODE_BITBANG);
 469         if (ret < 0) {
 470                 sr_err("ftdi_set_bitmode failed: %s",
 471                        ftdi_get_error_string(ftdic));
 472                 return 0;
 473         }
 474
 475         /* Four times the speed of sigmalogan - Works well. */
 476         ret = ftdi_set_baudrate(ftdic, 750 * 1000);
 477         if (ret < 0) {
 478                 sr_err("ftdi_set_baudrate failed: %s",
 479                        ftdi_get_error_string(ftdic));
 480                 return 0;
 481         }
 482
 483         /* Initialize the FPGA for firmware upload. */
 484         ret = sigma_fpga_init_bitbang(devc);
 485         if (ret)
 486                 return ret;
 487
 488         /* Prepare firmware. */
 489         ret = sigma_fw_2_bitbang(ctx, firmware, &buf, &buf_size);
 490         if (ret != SR_OK) {
 491                 sr_err("An error occurred while reading the firmware: %s",
 492                        firmware);
 493                 return ret;
 494         }
 495
 496         /* Upload firmware. */
 497         sr_info("Uploading firmware file '%s'.", firmware);
 498         sigma_write(buf, buf_size, devc);
 499
 500         g_free(buf);
 501
 502         ret = ftdi_set_bitmode(ftdic, 0x00, BITMODE_RESET);
 503         if (ret < 0) {
 504                 sr_err("ftdi_set_bitmode failed: %s",
 505                        ftdi_get_error_string(ftdic));
 506                 return SR_ERR;
 507         }
 508
 509         ftdi_usb_purge_buffers(ftdic);
 510
 511         /* Discard garbage. */
 512         while (sigma_read(&pins, 1, devc) == 1)
 513                 ;
 514
 515         /* Initialize the FPGA for logic-analyzer mode. */
 516         ret = sigma_fpga_init_la(devc);
 517         if (ret != SR_OK)
 518                 return ret;
 519
 520         devc->cur_firmware = firmware_idx;
 521
 522         sr_info("Firmware uploaded.");
 523
 524         return SR_OK;
 525 }
 526
 527 /*
 528  * Sigma doesn't support limiting the number of samples, so we have to
 529  * translate the number and the samplerate to an elapsed time.
 530  *
 531  * In addition we need to ensure that the last data cluster has passed
 532  * the hardware pipeline, and became available to the PC side. With RLE
 533  * compression up to 327ms could pass before another cluster accumulates
 534  * at 200kHz samplerate when input pins don't change.
 535  */
 536 SR_PRIV uint64_t sigma_limit_samples_to_msec(const struct dev_context *devc,
 537                                              uint64_t limit_samples)
 538 {
 539         uint64_t limit_msec;
 540         uint64_t worst_cluster_time_ms;
 541
 542         limit_msec = limit_samples * 1000 / devc->cur_samplerate;
 543         worst_cluster_time_ms = 65536 * 1000 / devc->cur_samplerate;
 544         /*
 545          * One cluster time is not enough to flush pipeline when sampling
 546          * grounded pins with 1 sample limit at 200kHz. Hence the 2* fix.
 547          */
 548         return limit_msec + 2 * worst_cluster_time_ms;
 549 }
 550
 551 SR_PRIV int sigma_set_samplerate(const struct sr_dev_inst *sdi, uint64_t samplerate)
 552 {
 553         struct dev_context *devc;
 554         struct drv_context *drvc;
 555         size_t i;
 556         int ret;
 557
 558         devc = sdi->priv;
 559         drvc = sdi->driver->context;
 560         ret = SR_OK;
 561
 562         /* Reject rates that are not in the list of supported rates. */
 563         for (i = 0; i < samplerates_count; i++) {
 564                 if (samplerates[i] == samplerate)
 565                         break;
 566         }
 567         if (i >= samplerates_count || samplerates[i] == 0)
 568                 return SR_ERR_SAMPLERATE;
 569
 570         /*
 571          * Depending on the samplerates of 200/100/50- MHz, specific
 572          * firmware is required and higher rates might limit the set
 573          * of available channels.
 574          */
 575         if (samplerate <= SR_MHZ(50)) {
 576                 ret = upload_firmware(drvc->sr_ctx, 0, devc);
 577                 devc->num_channels = 16;
 578         } else if (samplerate == SR_MHZ(100)) {
 579                 ret = upload_firmware(drvc->sr_ctx, 1, devc);
 580                 devc->num_channels = 8;
 581         } else if (samplerate == SR_MHZ(200)) {
 582                 ret = upload_firmware(drvc->sr_ctx, 2, devc);
 583                 devc->num_channels = 4;
 584         }
 585
 586         /*
 587          * Derive the sample period from the sample rate as well as the
 588          * number of samples that the device will communicate within
 589          * an "event" (memory organization internal to the device).
 590          */
 591         if (ret == SR_OK) {
 592                 devc->cur_samplerate = samplerate;
 593                 devc->period_ps = 1000000000000ULL / samplerate;
 594                 devc->samples_per_event = 16 / devc->num_channels;
 595                 devc->state.state = SIGMA_IDLE;
 596         }
 597
 598         /*
 599          * Support for "limit_samples" is implemented by stopping
 600          * acquisition after a corresponding period of time.
 601          * Re-calculate that period of time, in case the limit is
 602          * set first and the samplerate gets (re-)configured later.
 603          */
 604         if (ret == SR_OK && devc->limit_samples) {
 605                 uint64_t msecs;
 606                 msecs = sigma_limit_samples_to_msec(devc, devc->limit_samples);
 607                 devc->limit_msec = msecs;
 608         }
 609
 610         return ret;
 611 }
 612
 613 /*
 614  * In 100 and 200 MHz mode, only a single pin rising/falling can be
 615  * set as trigger. In other modes, two rising/falling triggers can be set,
 616  * in addition to value/mask trigger for any number of channels.
 617  *
 618  * The Sigma supports complex triggers using boolean expressions, but this
 619  * has not been implemented yet.
 620  */
 621 SR_PRIV int sigma_convert_trigger(const struct sr_dev_inst *sdi)
 622 {
 623         struct dev_context *devc;
 624         struct sr_trigger *trigger;
 625         struct sr_trigger_stage *stage;
 626         struct sr_trigger_match *match;
 627         const GSList *l, *m;
 628         int channelbit, trigger_set;
 629
 630         devc = sdi->priv;
 631         memset(&devc->trigger, 0, sizeof(struct sigma_trigger));
 632         if (!(trigger = sr_session_trigger_get(sdi->session)))
 633                 return SR_OK;
 634
 635         trigger_set = 0;
 636         for (l = trigger->stages; l; l = l->next) {
 637                 stage = l->data;
 638                 for (m = stage->matches; m; m = m->next) {
 639                         match = m->data;
 640                         if (!match->channel->enabled)
 641                                 /* Ignore disabled channels with a trigger. */
 642                                 continue;
 643                         channelbit = 1 << (match->channel->index);
 644                         if (devc->cur_samplerate >= SR_MHZ(100)) {
 645                                 /* Fast trigger support. */
 646                                 if (trigger_set) {
 647                                         sr_err("Only a single pin trigger is "
 648                                                         "supported in 100 and 200MHz mode.");
 649                                         return SR_ERR;
 650                                 }
 651                                 if (match->match == SR_TRIGGER_FALLING)
 652                                         devc->trigger.fallingmask |= channelbit;
 653                                 else if (match->match == SR_TRIGGER_RISING)
 654                                         devc->trigger.risingmask |= channelbit;
 655                                 else {
 656                                         sr_err("Only rising/falling trigger is "
 657                                                         "supported in 100 and 200MHz mode.");
 658                                         return SR_ERR;
 659                                 }
 660
 661                                 trigger_set++;
 662                         } else {
 663                                 /* Simple trigger support (event). */
 664                                 if (match->match == SR_TRIGGER_ONE) {
 665                                         devc->trigger.simplevalue |= channelbit;
 666                                         devc->trigger.simplemask |= channelbit;
 667                                 }
 668                                 else if (match->match == SR_TRIGGER_ZERO) {
 669                                         devc->trigger.simplevalue &= ~channelbit;
 670                                         devc->trigger.simplemask |= channelbit;
 671                                 }
 672                                 else if (match->match == SR_TRIGGER_FALLING) {
 673                                         devc->trigger.fallingmask |= channelbit;
 674                                         trigger_set++;
 675                                 }
 676                                 else if (match->match == SR_TRIGGER_RISING) {
 677                                         devc->trigger.risingmask |= channelbit;
 678                                         trigger_set++;
 679                                 }
 680
 681                                 /*
 682                                  * Actually, Sigma supports 2 rising/falling triggers,
 683                                  * but they are ORed and the current trigger syntax
 684                                  * does not permit ORed triggers.
 685                                  */
 686                                 if (trigger_set > 1) {
 687                                         sr_err("Only 1 rising/falling trigger "
 688                                                    "is supported.");
 689                                         return SR_ERR;
 690                                 }
 691                         }
 692                 }
 693         }
 694
 695         return SR_OK;
 696 }
 697
 698
 699 /* Software trigger to determine exact trigger position. */
 700 static int get_trigger_offset(uint8_t *samples, uint16_t last_sample,
 701                               struct sigma_trigger *t)
 702 {
 703         int i;
 704         uint16_t sample = 0;
 705
 706         for (i = 0; i < 8; i++) {
 707                 if (i > 0)
 708                         last_sample = sample;
 709                 sample = samples[2 * i] | (samples[2 * i + 1] << 8);
 710
 711                 /* Simple triggers. */
 712                 if ((sample & t->simplemask) != t->simplevalue)
 713                         continue;
 714
 715                 /* Rising edge. */
 716                 if (((last_sample & t->risingmask) != 0) ||
 717                     ((sample & t->risingmask) != t->risingmask))
 718                         continue;
 719
 720                 /* Falling edge. */
 721                 if ((last_sample & t->fallingmask) != t->fallingmask ||
 722                     (sample & t->fallingmask) != 0)
 723                         continue;
 724
 725                 break;
 726         }
 727
 728         /* If we did not match, return original trigger pos. */
 729         return i & 0x7;
 730 }
 731
 732 /*
 733  * Return the timestamp of "DRAM cluster".
 734  */
 735 static uint16_t sigma_dram_cluster_ts(struct sigma_dram_cluster *cluster)
 736 {
 737         return (cluster->timestamp_hi << 8) | cluster->timestamp_lo;
 738 }
 739
 740 /*
 741  * Return one 16bit data entity of a DRAM cluster at the specified index.
 742  */
 743 static uint16_t sigma_dram_cluster_data(struct sigma_dram_cluster *cl, int idx)
 744 {
 745         uint16_t sample;
 746
 747         sample = 0;
 748         sample |= cl->samples[idx].sample_lo << 0;
 749         sample |= cl->samples[idx].sample_hi << 8;
 750         sample = (sample >> 8) | (sample << 8);
 751         return sample;
 752 }
 753
 754 /*
 755  * Deinterlace sample data that was retrieved at 100MHz samplerate.
 756  * One 16bit item contains two samples of 8bits each. The bits of
 757  * multiple samples are interleaved.
 758  */
 759 static uint16_t sigma_deinterlace_100mhz_data(uint16_t indata, int idx)
 760 {
 761         uint16_t outdata;
 762
 763         indata >>= idx;
 764         outdata = 0;
 765         outdata |= (indata >> (0 * 2 - 0)) & (1 << 0);
 766         outdata |= (indata >> (1 * 2 - 1)) & (1 << 1);
 767         outdata |= (indata >> (2 * 2 - 2)) & (1 << 2);
 768         outdata |= (indata >> (3 * 2 - 3)) & (1 << 3);
 769         outdata |= (indata >> (4 * 2 - 4)) & (1 << 4);
 770         outdata |= (indata >> (5 * 2 - 5)) & (1 << 5);
 771         outdata |= (indata >> (6 * 2 - 6)) & (1 << 6);
 772         outdata |= (indata >> (7 * 2 - 7)) & (1 << 7);
 773         return outdata;
 774 }
 775
 776 /*
 777  * Deinterlace sample data that was retrieved at 200MHz samplerate.
 778  * One 16bit item contains four samples of 4bits each. The bits of
 779  * multiple samples are interleaved.
 780  */
 781 static uint16_t sigma_deinterlace_200mhz_data(uint16_t indata, int idx)
 782 {
 783         uint16_t outdata;
 784
 785         indata >>= idx;
 786         outdata = 0;
 787         outdata |= (indata >> (0 * 4 - 0)) & (1 << 0);
 788         outdata |= (indata >> (1 * 4 - 1)) & (1 << 1);
 789         outdata |= (indata >> (2 * 4 - 2)) & (1 << 2);
 790         outdata |= (indata >> (3 * 4 - 3)) & (1 << 3);
 791         return outdata;
 792 }
 793
 794 static void store_sr_sample(uint8_t *samples, int idx, uint16_t data)
 795 {
 796         samples[2 * idx + 0] = (data >> 0) & 0xff;
 797         samples[2 * idx + 1] = (data >> 8) & 0xff;
 798 }
 799
 800 /*
 801  * This size translates to: event count (1K events per cluster), times
 802  * the sample width (unitsize, 16bits per event), times the maximum
 803  * number of samples per event.
 804  */
 805 #define SAMPLES_BUFFER_SIZE     (1024 * 2 * 4)
 806
 807 static void sigma_decode_dram_cluster(struct sigma_dram_cluster *dram_cluster,
 808                                       unsigned int events_in_cluster,
 809                                       unsigned int triggered,
 810                                       struct sr_dev_inst *sdi)
 811 {
 812         struct dev_context *devc = sdi->priv;
 813         struct sigma_state *ss = &devc->state;
 814         struct sr_datafeed_packet packet;
 815         struct sr_datafeed_logic logic;
 816         uint16_t tsdiff, ts, sample, item16;
 817         uint8_t samples[SAMPLES_BUFFER_SIZE];
 818         uint8_t *send_ptr;
 819         size_t send_count, trig_count;
 820         unsigned int i;
 821         int j;
 822
 823         ts = sigma_dram_cluster_ts(dram_cluster);
 824         tsdiff = ts - ss->lastts;
 825         ss->lastts = ts + EVENTS_PER_CLUSTER;
 826
 827         packet.type = SR_DF_LOGIC;
 828         packet.payload = &logic;
 829         logic.unitsize = 2;
 830         logic.data = samples;
 831
 832         /*
 833          * First of all, send Sigrok a copy of the last sample from
 834          * previous cluster as many times as needed to make up for
 835          * the differential characteristics of data we get from the
 836          * Sigma. Sigrok needs one sample of data per period.
 837          *
 838          * One DRAM cluster contains a timestamp and seven samples,
 839          * the units of timestamp are "devc->period_ps" , the first
 840          * sample in the cluster happens at the time of the timestamp
 841          * and the remaining samples happen at timestamp +1...+6 .
 842          */
 843         for (ts = 0; ts < tsdiff; ts++) {
 844                 i = ts % 1024;
 845                 store_sr_sample(samples, i, ss->lastsample);
 846
 847                 /*
 848                  * If we have 1024 samples ready or we're at the
 849                  * end of submitting the padding samples, submit
 850                  * the packet to Sigrok. Since constant data is
 851                  * sent, duplication of data for rates above 50MHz
 852                  * is simple.
 853                  */
 854                 if ((i == 1023) || (ts == tsdiff - 1)) {
 855                         logic.length = (i + 1) * logic.unitsize;
 856                         for (j = 0; j < devc->samples_per_event; j++)
 857                                 sr_session_send(sdi, &packet);
 858                 }
 859         }
 860
 861         /*
 862          * Parse the samples in current cluster and prepare them
 863          * to be submitted to Sigrok. Cope with memory layouts that
 864          * vary with the samplerate.
 865          */
 866         send_ptr = &samples[0];
 867         send_count = 0;
 868         sample = 0;
 869         for (i = 0; i < events_in_cluster; i++) {
 870                 item16 = sigma_dram_cluster_data(dram_cluster, i);
 871                 if (devc->cur_samplerate == SR_MHZ(200)) {
 872                         sample = sigma_deinterlace_200mhz_data(item16, 0);
 873                         store_sr_sample(samples, send_count++, sample);
 874                         sample = sigma_deinterlace_200mhz_data(item16, 1);
 875                         store_sr_sample(samples, send_count++, sample);
 876                         sample = sigma_deinterlace_200mhz_data(item16, 2);
 877                         store_sr_sample(samples, send_count++, sample);
 878                         sample = sigma_deinterlace_200mhz_data(item16, 3);
 879                         store_sr_sample(samples, send_count++, sample);
 880                 } else if (devc->cur_samplerate == SR_MHZ(100)) {
 881                         sample = sigma_deinterlace_100mhz_data(item16, 0);
 882                         store_sr_sample(samples, send_count++, sample);
 883                         sample = sigma_deinterlace_100mhz_data(item16, 1);
 884                         store_sr_sample(samples, send_count++, sample);
 885                 } else {
 886                         sample = item16;
 887                         store_sr_sample(samples, send_count++, sample);
 888                 }
 889         }
 890
 891         /*
 892          * If a trigger position applies, then provide the datafeed with
 893          * the first part of data up to that position, then send the
 894          * trigger marker.
 895          */
 896         int trigger_offset = 0;
 897         if (triggered) {
 898                 /*
 899                  * Trigger is not always accurate to sample because of
 900                  * pipeline delay. However, it always triggers before
 901                  * the actual event. We therefore look at the next
 902                  * samples to pinpoint the exact position of the trigger.
 903                  */
 904                 trigger_offset = get_trigger_offset(samples,
 905                                         ss->lastsample, &devc->trigger);
 906
 907                 if (trigger_offset > 0) {
 908                         trig_count = trigger_offset * devc->samples_per_event;
 909                         packet.type = SR_DF_LOGIC;
 910                         logic.length = trig_count * logic.unitsize;
 911                         sr_session_send(sdi, &packet);
 912                         send_ptr += trig_count * logic.unitsize;
 913                         send_count -= trig_count;
 914                 }
 915
 916                 /* Only send trigger if explicitly enabled. */
 917                 if (devc->use_triggers) {
 918                         packet.type = SR_DF_TRIGGER;
 919                         sr_session_send(sdi, &packet);
 920                 }
 921         }
 922
 923         /*
 924          * Send the data after the trigger, or all of the received data
 925          * if no trigger position applies.
 926          */
 927         if (send_count) {
 928                 packet.type = SR_DF_LOGIC;
 929                 logic.length = send_count * logic.unitsize;
 930                 logic.data = send_ptr;
 931                 sr_session_send(sdi, &packet);
 932         }
 933
 934         ss->lastsample = sample;
 935 }
 936
 937 /*
 938  * Decode chunk of 1024 bytes, 64 clusters, 7 events per cluster.
 939  * Each event is 20ns apart, and can contain multiple samples.
 940  *
 941  * For 200 MHz, events contain 4 samples for each channel, spread 5 ns apart.
 942  * For 100 MHz, events contain 2 samples for each channel, spread 10 ns apart.
 943  * For 50 MHz and below, events contain one sample for each channel,
 944  * spread 20 ns apart.
 945  */
 946 static int decode_chunk_ts(struct sigma_dram_line *dram_line,
 947                            uint16_t events_in_line,
 948                            uint32_t trigger_event,
 949                            struct sr_dev_inst *sdi)
 950 {
 951         struct sigma_dram_cluster *dram_cluster;
 952         struct dev_context *devc;
 953         unsigned int clusters_in_line;
 954         unsigned int events_in_cluster;
 955         unsigned int i;
 956         uint32_t trigger_cluster, triggered;
 957
 958         devc = sdi->priv;
 959         clusters_in_line = events_in_line;
 960         clusters_in_line += EVENTS_PER_CLUSTER - 1;
 961         clusters_in_line /= EVENTS_PER_CLUSTER;
 962         trigger_cluster = ~0;
 963         triggered = 0;
 964
 965         /* Check if trigger is in this chunk. */
 966         if (trigger_event < (64 * 7)) {
 967                 if (devc->cur_samplerate <= SR_MHZ(50)) {
 968                         trigger_event -= MIN(EVENTS_PER_CLUSTER - 1,
 969                                              trigger_event);
 970                 }
 971
 972                 /* Find in which cluster the trigger occurred. */
 973                 trigger_cluster = trigger_event / EVENTS_PER_CLUSTER;
 974         }
 975
 976         /* For each full DRAM cluster. */
 977         for (i = 0; i < clusters_in_line; i++) {
 978                 dram_cluster = &dram_line->cluster[i];
 979
 980                 /* The last cluster might not be full. */
 981                 if ((i == clusters_in_line - 1) &&
 982                     (events_in_line % EVENTS_PER_CLUSTER)) {
 983                         events_in_cluster = events_in_line % EVENTS_PER_CLUSTER;
 984                 } else {
 985                         events_in_cluster = EVENTS_PER_CLUSTER;
 986                 }
 987
 988                 triggered = (i == trigger_cluster);
 989                 sigma_decode_dram_cluster(dram_cluster, events_in_cluster,
 990                                           triggered, sdi);
 991         }
 992
 993         return SR_OK;
 994 }
 995
 996 static int download_capture(struct sr_dev_inst *sdi)
 997 {
 998         const uint32_t chunks_per_read = 32;
 999
1000         struct dev_context *devc;
1001         struct sigma_dram_line *dram_line;
1002         int bufsz;
1003         uint32_t stoppos, triggerpos;
1004         uint8_t modestatus;
1005         uint32_t i;
1006         uint32_t dl_lines_total, dl_lines_curr, dl_lines_done;
1007         uint32_t dl_events_in_line;
1008         uint32_t trg_line, trg_event;
1009
1010         devc = sdi->priv;
1011         dl_events_in_line = 64 * 7;
1012         trg_line = ~0;
1013         trg_event = ~0;
1014
1015         dram_line = g_try_malloc0(chunks_per_read * sizeof(*dram_line));
1016         if (!dram_line)
1017                 return FALSE;
1018
1019         sr_info("Downloading sample data.");
1020
1021         /*
1022          * Ask the hardware to stop data acquisition. Reception of the
1023          * FORCESTOP request makes the hardware "disable RLE" (store
1024          * clusters to DRAM regardless of whether pin state changes) and
1025          * raise the POSTTRIGGERED flag.
1026          */
1027         sigma_set_register(WRITE_MODE, WMR_FORCESTOP | WMR_SDRAMWRITEEN, devc);
1028         do {
1029                 modestatus = sigma_get_register(READ_MODE, devc);
1030         } while (!(modestatus & RMR_POSTTRIGGERED));
1031
1032         /* Set SDRAM Read Enable. */
1033         sigma_set_register(WRITE_MODE, WMR_SDRAMREADEN, devc);
1034
1035         /* Get the current position. */
1036         sigma_read_pos(&stoppos, &triggerpos, devc);
1037
1038         /* Check if trigger has fired. */
1039         modestatus = sigma_get_register(READ_MODE, devc);
1040         if (modestatus & RMR_TRIGGERED) {
1041                 trg_line = triggerpos >> 9;
1042                 trg_event = triggerpos & 0x1ff;
1043         }
1044
1045         /*
1046          * Determine how many 1024b "DRAM lines" do we need to read from the
1047          * Sigma so we have a complete set of samples. Note that the last
1048          * line can be only partial, containing less than 64 clusters.
1049          */
1050         dl_lines_total = (stoppos >> 9) + 1;
1051
1052         dl_lines_done = 0;
1053
1054         while (dl_lines_total > dl_lines_done) {
1055                 /* We can download only up-to 32 DRAM lines in one go! */
1056                 dl_lines_curr = MIN(chunks_per_read, dl_lines_total);
1057
1058                 bufsz = sigma_read_dram(dl_lines_done, dl_lines_curr,
1059                                         (uint8_t *)dram_line, devc);
1060                 /* TODO: Check bufsz. For now, just avoid compiler warnings. */
1061                 (void)bufsz;
1062
1063                 /* This is the first DRAM line, so find the initial timestamp. */
1064                 if (dl_lines_done == 0) {
1065                         devc->state.lastts =
1066                                 sigma_dram_cluster_ts(&dram_line[0].cluster[0]);
1067                         devc->state.lastsample = 0;
1068                 }
1069
1070                 for (i = 0; i < dl_lines_curr; i++) {
1071                         uint32_t trigger_event = ~0;
1072                         /* The last "DRAM line" can be only partially full. */
1073                         if (dl_lines_done + i == dl_lines_total - 1)
1074                                 dl_events_in_line = stoppos & 0x1ff;
1075
1076                         /* Test if the trigger happened on this line. */
1077                         if (dl_lines_done + i == trg_line)
1078                                 trigger_event = trg_event;
1079
1080                         decode_chunk_ts(dram_line + i, dl_events_in_line,
1081                                         trigger_event, sdi);
1082                 }
1083
1084                 dl_lines_done += dl_lines_curr;
1085         }
1086
1087         std_session_send_df_end(sdi);
1088
1089         sdi->driver->dev_acquisition_stop(sdi);
1090
1091         g_free(dram_line);
1092
1093         return TRUE;
1094 }
1095
1096 /*
1097  * Handle the Sigma when in CAPTURE mode. This function checks:
1098  * - Sampling time ended
1099  * - DRAM capacity overflow
1100  * This function triggers download of the samples from Sigma
1101  * in case either of the above conditions is true.
1102  */
1103 static int sigma_capture_mode(struct sr_dev_inst *sdi)
1104 {
1105         struct dev_context *devc;
1106         uint64_t running_msec;
1107         struct timeval tv;
1108         uint32_t stoppos, triggerpos;
1109
1110         devc = sdi->priv;
1111
1112         /* Check if the selected sampling duration passed. */
1113         gettimeofday(&tv, 0);
1114         running_msec = (tv.tv_sec - devc->start_tv.tv_sec) * 1000 +
1115                        (tv.tv_usec - devc->start_tv.tv_usec) / 1000;
1116         if (running_msec >= devc->limit_msec)
1117                 return download_capture(sdi);
1118
1119         /* Get the position in DRAM to which the FPGA is writing now. */
1120         sigma_read_pos(&stoppos, &triggerpos, devc);
1121         /* Test if DRAM is full and if so, download the data. */
1122         if ((stoppos >> 9) == 32767)
1123                 return download_capture(sdi);
1124
1125         return TRUE;
1126 }
1127
1128 SR_PRIV int sigma_receive_data(int fd, int revents, void *cb_data)
1129 {
1130         struct sr_dev_inst *sdi;
1131         struct dev_context *devc;
1132
1133         (void)fd;
1134         (void)revents;
1135
1136         sdi = cb_data;
1137         devc = sdi->priv;
1138
1139         if (devc->state.state == SIGMA_IDLE)
1140                 return TRUE;
1141
1142         if (devc->state.state == SIGMA_CAPTURE)
1143                 return sigma_capture_mode(sdi);
1144
1145         return TRUE;
1146 }
1147
1148 /* Build a LUT entry used by the trigger functions. */
1149 static void build_lut_entry(uint16_t value, uint16_t mask, uint16_t *entry)
1150 {
1151         int i, j, k, bit;
1152
1153         /* For each quad channel. */
1154         for (i = 0; i < 4; i++) {
1155                 entry[i] = 0xffff;
1156
1157                 /* For each bit in LUT. */
1158                 for (j = 0; j < 16; j++)
1159
1160                         /* For each channel in quad. */
1161                         for (k = 0; k < 4; k++) {
1162                                 bit = 1 << (i * 4 + k);
1163
1164                                 /* Set bit in entry */
1165                                 if ((mask & bit) && ((!(value & bit)) !=
1166                                                         (!(j & (1 << k)))))
1167                                         entry[i] &= ~(1 << j);
1168                         }
1169         }
1170 }
1171
1172 /* Add a logical function to LUT mask. */
1173 static void add_trigger_function(enum triggerop oper, enum triggerfunc func,
1174                                  int index, int neg, uint16_t *mask)
1175 {
1176         int i, j;
1177         int x[2][2], tmp, a, b, aset, bset, rset;
1178
1179         memset(x, 0, 4 * sizeof(int));
1180
1181         /* Trigger detect condition. */
1182         switch (oper) {
1183         case OP_LEVEL:
1184                 x[0][1] = 1;
1185                 x[1][1] = 1;
1186                 break;
1187         case OP_NOT:
1188                 x[0][0] = 1;
1189                 x[1][0] = 1;
1190                 break;
1191         case OP_RISE:
1192                 x[0][1] = 1;
1193                 break;
1194         case OP_FALL:
1195                 x[1][0] = 1;
1196                 break;
1197         case OP_RISEFALL:
1198                 x[0][1] = 1;
1199                 x[1][0] = 1;
1200                 break;
1201         case OP_NOTRISE:
1202                 x[1][1] = 1;
1203                 x[0][0] = 1;
1204                 x[1][0] = 1;
1205                 break;
1206         case OP_NOTFALL:
1207                 x[1][1] = 1;
1208                 x[0][0] = 1;
1209                 x[0][1] = 1;
1210                 break;
1211         case OP_NOTRISEFALL:
1212                 x[1][1] = 1;
1213                 x[0][0] = 1;
1214                 break;
1215         }
1216
1217         /* Transpose if neg is set. */
1218         if (neg) {
1219                 for (i = 0; i < 2; i++) {
1220                         for (j = 0; j < 2; j++) {
1221                                 tmp = x[i][j];
1222                                 x[i][j] = x[1 - i][1 - j];
1223                                 x[1 - i][1 - j] = tmp;
1224                         }
1225                 }
1226         }
1227
1228         /* Update mask with function. */
1229         for (i = 0; i < 16; i++) {
1230                 a = (i >> (2 * index + 0)) & 1;
1231                 b = (i >> (2 * index + 1)) & 1;
1232
1233                 aset = (*mask >> i) & 1;
1234                 bset = x[b][a];
1235
1236                 rset = 0;
1237                 if (func == FUNC_AND || func == FUNC_NAND)
1238                         rset = aset & bset;
1239                 else if (func == FUNC_OR || func == FUNC_NOR)
1240                         rset = aset | bset;
1241                 else if (func == FUNC_XOR || func == FUNC_NXOR)
1242                         rset = aset ^ bset;
1243
1244                 if (func == FUNC_NAND || func == FUNC_NOR || func == FUNC_NXOR)
1245                         rset = !rset;
1246
1247                 *mask &= ~(1 << i);
1248
1249                 if (rset)
1250                         *mask |= 1 << i;
1251         }
1252 }
1253
1254 /*
1255  * Build trigger LUTs used by 50 MHz and lower sample rates for supporting
1256  * simple pin change and state triggers. Only two transitions (rise/fall) can be
1257  * set at any time, but a full mask and value can be set (0/1).
1258  */
1259 SR_PRIV int sigma_build_basic_trigger(struct triggerlut *lut, struct dev_context *devc)
1260 {
1261         int i,j;
1262         uint16_t masks[2] = { 0, 0 };
1263
1264         memset(lut, 0, sizeof(struct triggerlut));
1265
1266         /* Constant for simple triggers. */
1267         lut->m4 = 0xa000;
1268
1269         /* Value/mask trigger support. */
1270         build_lut_entry(devc->trigger.simplevalue, devc->trigger.simplemask,
1271                         lut->m2d);
1272
1273         /* Rise/fall trigger support. */
1274         for (i = 0, j = 0; i < 16; i++) {
1275                 if (devc->trigger.risingmask & (1 << i) ||
1276                     devc->trigger.fallingmask & (1 << i))
1277                         masks[j++] = 1 << i;
1278         }
1279
1280         build_lut_entry(masks[0], masks[0], lut->m0d);
1281         build_lut_entry(masks[1], masks[1], lut->m1d);
1282
1283         /* Add glue logic */
1284         if (masks[0] || masks[1]) {
1285                 /* Transition trigger. */
1286                 if (masks[0] & devc->trigger.risingmask)
1287                         add_trigger_function(OP_RISE, FUNC_OR, 0, 0, &lut->m3);
1288                 if (masks[0] & devc->trigger.fallingmask)
1289                         add_trigger_function(OP_FALL, FUNC_OR, 0, 0, &lut->m3);
1290                 if (masks[1] & devc->trigger.risingmask)
1291                         add_trigger_function(OP_RISE, FUNC_OR, 1, 0, &lut->m3);
1292                 if (masks[1] & devc->trigger.fallingmask)
1293                         add_trigger_function(OP_FALL, FUNC_OR, 1, 0, &lut->m3);
1294         } else {
1295                 /* Only value/mask trigger. */
1296                 lut->m3 = 0xffff;
1297         }
1298
1299         /* Triggertype: event. */
1300         lut->params.selres = 3;
1301
1302         return SR_OK;
1303 }