decoders/usb_signalling/pd.py

   1 ##
   2 ## This file is part of the libsigrokdecode project.
   3 ##
   4 ## Copyright (C) 2011 Gareth McMullin <gareth@blacksphere.co.nz>
   5 ## Copyright (C) 2012-2013 Uwe Hermann <uwe@hermann-uwe.de>
   6 ##
   7 ## This program is free software; you can redistribute it and/or modify
   8 ## it under the terms of the GNU General Public License as published by
   9 ## the Free Software Foundation; either version 2 of the License, or
  10 ## (at your option) any later version.
  11 ##
  12 ## This program is distributed in the hope that it will be useful,
  13 ## but WITHOUT ANY WARRANTY; without even the implied warranty of
  14 ## MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  15 ## GNU General Public License for more details.
  16 ##
  17 ## You should have received a copy of the GNU General Public License
  18 ## along with this program; if not, see <http://www.gnu.org/licenses/>.
  19 ##
  20
  21 import sigrokdecode as srd
  22
  23 '''
  24 OUTPUT_PYTHON format:
  25
  26 Packet:
  27 [<ptype>, <pdata>]
  28
  29 <ptype>, <pdata>:
  30  - 'SOP', None
  31  - 'SYM', <sym>
  32  - 'BIT', <bit>
  33  - 'STUFF BIT', None
  34  - 'EOP', None
  35  - 'ERR', None
  36  - 'KEEP ALIVE', None
  37  - 'RESET', None
  38
  39 <sym>:
  40  - 'J', 'K', 'SE0', or 'SE1'
  41
  42 <bit>:
  43  - '0' or '1'
  44  - Note: Symbols like SE0, SE1, and the J that's part of EOP don't yield 'BIT'.
  45 '''
  46
  47 # Low-/full-speed symbols.
  48 # Note: Low-speed J and K are inverted compared to the full-speed J and K!
  49 symbols = {
  50     'low-speed': {
  51         # (<dp>, <dm>): <symbol/state>
  52         (0, 0): 'SE0',
  53         (1, 0): 'K',
  54         (0, 1): 'J',
  55         (1, 1): 'SE1',
  56     },
  57     'full-speed': {
  58         # (<dp>, <dm>): <symbol/state>
  59         (0, 0): 'SE0',
  60         (1, 0): 'J',
  61         (0, 1): 'K',
  62         (1, 1): 'SE1',
  63     },
  64     'automatic': {
  65         # (<dp>, <dm>): <symbol/state>
  66         (0, 0): 'SE0',
  67         (1, 0): 'FS_J',
  68         (0, 1): 'LS_J',
  69         (1, 1): 'SE1',
  70     },
  71     # After a PREamble PID, the bus segment between Host and Hub uses LS
  72     # signalling rate and FS signalling polarity (USB 2.0 spec, 11.8.4: "For
  73     # both upstream and downstream low-speed data, the hub is responsible for
  74     # inverting the polarity of the data before transmitting to/from a
  75     # low-speed port.").
  76     'low-speed-rp': {
  77         # (<dp>, <dm>): <symbol/state>
  78         (0, 0): 'SE0',
  79         (1, 0): 'J',
  80         (0, 1): 'K',
  81         (1, 1): 'SE1',
  82     },
  83 }
  84
  85 bitrates = {
  86     'low-speed': 1500000, # 1.5Mb/s (+/- 1.5%)
  87     'low-speed-rp': 1500000, # 1.5Mb/s (+/- 1.5%)
  88     'full-speed': 12000000, # 12Mb/s (+/- 0.25%)
  89     'automatic': None
  90 }
  91
  92 sym_annotation = {
  93     'J': [0, ['J']],
  94     'K': [1, ['K']],
  95     'SE0': [2, ['SE0', '0']],
  96     'SE1': [3, ['SE1', '1']],
  97 }
  98
  99 class SamplerateError(Exception):
 100     pass
 101
 102 class Decoder(srd.Decoder):
 103     api_version = 3
 104     id = 'usb_signalling'
 105     name = 'USB signalling'
 106     longname = 'Universal Serial Bus (LS/FS) signalling'
 107     desc = 'USB (low-speed and full-speed) signalling protocol.'
 108     license = 'gplv2+'
 109     inputs = ['logic']
 110     outputs = ['usb_signalling']
 111     tags = ['PC']
 112     channels = (
 113         {'id': 'dp', 'name': 'D+', 'desc': 'USB D+ signal'},
 114         {'id': 'dm', 'name': 'D-', 'desc': 'USB D- signal'},
 115     )
 116     options = (
 117         {'id': 'signalling', 'desc': 'Signalling',
 118             'default': 'automatic', 'values': ('automatic', 'full-speed', 'low-speed')},
 119     )
 120     annotations = (
 121         ('sym-j', 'J symbol'),
 122         ('sym-k', 'K symbol'),
 123         ('sym-se0', 'SE0 symbol'),
 124         ('sym-se1', 'SE1 symbol'),
 125         ('sop', 'Start of packet (SOP)'),
 126         ('eop', 'End of packet (EOP)'),
 127         ('bit', 'Bit'),
 128         ('stuffbit', 'Stuff bit'),
 129         ('error', 'Error'),
 130         ('keep-alive', 'Low-speed keep-alive'),
 131         ('reset', 'Reset'),
 132     )
 133     annotation_rows = (
 134         ('bits', 'Bits', (4, 5, 6, 7, 8, 9, 10)),
 135         ('symbols', 'Symbols', (0, 1, 2, 3)),
 136     )
 137
 138     def __init__(self):
 139         self.reset()
 140
 141     def reset(self):
 142         self.samplerate = None
 143         self.oldsym = 'J' # The "idle" state is J.
 144         self.ss_block = None
 145         self.samplenum = 0
 146         self.bitrate = None
 147         self.bitwidth = None
 148         self.samplepos = None
 149         self.samplenum_target = None
 150         self.samplenum_edge = None
 151         self.samplenum_lastedge = 0
 152         self.edgepins = None
 153         self.consecutive_ones = 0
 154         self.bits = None
 155         self.state = 'IDLE'
 156
 157     def start(self):
 158         self.out_python = self.register(srd.OUTPUT_PYTHON)
 159         self.out_ann = self.register(srd.OUTPUT_ANN)
 160
 161     def metadata(self, key, value):
 162         if key == srd.SRD_CONF_SAMPLERATE:
 163             self.samplerate = value
 164             self.signalling = self.options['signalling']
 165             if self.signalling != 'automatic':
 166                 self.update_bitrate()
 167
 168     def update_bitrate(self):
 169         self.bitrate = bitrates[self.signalling]
 170         self.bitwidth = float(self.samplerate) / float(self.bitrate)
 171
 172     def putpx(self, data):
 173         s = self.samplenum_edge
 174         self.put(s, s, self.out_python, data)
 175
 176     def putx(self, data):
 177         s = self.samplenum_edge
 178         self.put(s, s, self.out_ann, data)
 179
 180     def putpm(self, data):
 181         e = self.samplenum_edge
 182         self.put(self.ss_block, e, self.out_python, data)
 183
 184     def putm(self, data):
 185         e = self.samplenum_edge
 186         self.put(self.ss_block, e, self.out_ann, data)
 187
 188     def putpb(self, data):
 189         s, e = self.samplenum_lastedge, self.samplenum_edge
 190         self.put(s, e, self.out_python, data)
 191
 192     def putb(self, data):
 193         s, e = self.samplenum_lastedge, self.samplenum_edge
 194         self.put(s, e, self.out_ann, data)
 195
 196     def set_new_target_samplenum(self):
 197         self.samplepos += self.bitwidth
 198         self.samplenum_target = int(self.samplepos)
 199         self.samplenum_lastedge = self.samplenum_edge
 200         self.samplenum_edge = int(self.samplepos - (self.bitwidth / 2))
 201
 202     def wait_for_sop(self, sym):
 203         # Wait for a Start of Packet (SOP), i.e. a J->K symbol change.
 204         if sym != 'K' or self.oldsym != 'J':
 205             return
 206         self.consecutive_ones = 0
 207         self.bits = ''
 208         self.update_bitrate()
 209         self.samplepos = self.samplenum - (self.bitwidth / 2) + 0.5
 210         self.set_new_target_samplenum()
 211         self.putpx(['SOP', None])
 212         self.putx([4, ['SOP', 'S']])
 213         self.state = 'GET BIT'
 214
 215     def handle_bit(self, b):
 216         if self.consecutive_ones == 6:
 217             if b == '0':
 218                 # Stuff bit.
 219                 self.putpb(['STUFF BIT', None])
 220                 self.putb([7, ['Stuff bit: 0', 'SB: 0', '0']])
 221                 self.consecutive_ones = 0
 222             else:
 223                 self.putpb(['ERR', None])
 224                 self.putb([8, ['Bit stuff error', 'BS ERR', 'B']])
 225                 self.state = 'IDLE'
 226         else:
 227             # Normal bit (not a stuff bit).
 228             self.putpb(['BIT', b])
 229             self.putb([6, ['%s' % b]])
 230             if b == '1':
 231                 self.consecutive_ones += 1
 232             else:
 233                 self.consecutive_ones = 0
 234
 235     def get_eop(self, sym):
 236         # EOP: SE0 for >= 1 bittime (usually 2 bittimes), then J.
 237         self.set_new_target_samplenum()
 238         self.putpb(['SYM', sym])
 239         self.putb(sym_annotation[sym])
 240         self.oldsym = sym
 241         if sym == 'SE0':
 242             pass
 243         elif sym == 'J':
 244             # Got an EOP.
 245             self.putpm(['EOP', None])
 246             self.putm([5, ['EOP', 'E']])
 247             self.state = 'WAIT IDLE'
 248         else:
 249             self.putpm(['ERR', None])
 250             self.putm([8, ['EOP Error', 'EErr', 'E']])
 251             self.state = 'IDLE'
 252
 253     def get_bit(self, sym):
 254         self.set_new_target_samplenum()
 255         b = '0' if self.oldsym != sym else '1'
 256         self.oldsym = sym
 257         if sym == 'SE0':
 258             # Start of an EOP. Change state, save edge
 259             self.state = 'GET EOP'
 260             self.ss_block = self.samplenum_lastedge
 261         else:
 262             self.handle_bit(b)
 263         self.putpb(['SYM', sym])
 264         self.putb(sym_annotation[sym])
 265         if len(self.bits) <= 16:
 266             self.bits += b
 267         if len(self.bits) == 16 and self.bits == '0000000100111100':
 268             # Sync and low-speed PREamble seen
 269             self.putpx(['EOP', None])
 270             self.state = 'IDLE'
 271             self.signalling = 'low-speed-rp'
 272             self.update_bitrate()
 273             self.oldsym = 'J'
 274         if b == '0':
 275             edgesym = symbols[self.signalling][tuple(self.edgepins)]
 276             if edgesym not in ('SE0', 'SE1'):
 277                 if edgesym == sym:
 278                     self.bitwidth = self.bitwidth - (0.001 * self.bitwidth)
 279                     self.samplepos = self.samplepos - (0.01 * self.bitwidth)
 280                 else:
 281                     self.bitwidth = self.bitwidth + (0.001 * self.bitwidth)
 282                     self.samplepos = self.samplepos + (0.01 * self.bitwidth)
 283
 284     def handle_idle(self, sym):
 285         self.samplenum_edge = self.samplenum
 286         se0_length = float(self.samplenum - self.samplenum_lastedge) / self.samplerate
 287         if se0_length > 2.5e-6: # 2.5us
 288             self.putpb(['RESET', None])
 289             self.putb([10, ['Reset', 'Res', 'R']])
 290             self.signalling = self.options['signalling']
 291         elif se0_length > 1.2e-6 and self.signalling == 'low-speed':
 292             self.putpb(['KEEP ALIVE', None])
 293             self.putb([9, ['Keep-alive', 'KA', 'A']])
 294
 295         if sym == 'FS_J':
 296             self.signalling = 'full-speed'
 297             self.update_bitrate()
 298         elif sym == 'LS_J':
 299             self.signalling = 'low-speed'
 300             self.update_bitrate()
 301         self.oldsym = 'J'
 302         self.state = 'IDLE'
 303
 304     def decode(self):
 305         if not self.samplerate:
 306             raise SamplerateError('Cannot decode without samplerate.')
 307
 308         # Seed internal state from the very first sample.
 309         pins = self.wait()
 310         sym = symbols[self.options['signalling']][pins]
 311         self.handle_idle(sym)
 312
 313         while True:
 314             # State machine.
 315             if self.state == 'IDLE':
 316                 # Wait for any edge on either DP and/or DM.
 317                 pins = self.wait([{0: 'e'}, {1: 'e'}])
 318                 sym = symbols[self.signalling][pins]
 319                 if sym == 'SE0':
 320                     self.samplenum_lastedge = self.samplenum
 321                     self.state = 'WAIT IDLE'
 322                 else:
 323                     self.wait_for_sop(sym)
 324                 self.edgepins = pins
 325             elif self.state in ('GET BIT', 'GET EOP'):
 326                 # Wait until we're in the middle of the desired bit.
 327                 self.edgepins = self.wait([{'skip': self.samplenum_edge - self.samplenum}])
 328                 pins = self.wait([{'skip': self.samplenum_target - self.samplenum}])
 329
 330                 sym = symbols[self.signalling][pins]
 331                 if self.state == 'GET BIT':
 332                     self.get_bit(sym)
 333                 elif self.state == 'GET EOP':
 334                     self.get_eop(sym)
 335             elif self.state == 'WAIT IDLE':
 336                 # Skip "all-low" input. Wait for high level on either DP or DM.
 337                 pins = self.wait()
 338                 while not pins[0] and not pins[1]:
 339                     pins = self.wait([{0: 'h'}, {1: 'h'}])
 340                 if self.samplenum - self.samplenum_lastedge > 1:
 341                     sym = symbols[self.options['signalling']][pins]
 342                     self.handle_idle(sym)
 343                 else:
 344                     sym = symbols[self.signalling][pins]
 345                     self.wait_for_sop(sym)
 346                 self.edgepins = pins