decoders/uart/pd.py

   1 ##
   2 ## This file is part of the libsigrokdecode project.
   3 ##
   4 ## Copyright (C) 2011-2014 Uwe Hermann <uwe@hermann-uwe.de>
   5 ##
   6 ## This program is free software; you can redistribute it and/or modify
   7 ## it under the terms of the GNU General Public License as published by
   8 ## the Free Software Foundation; either version 2 of the License, or
   9 ## (at your option) any later version.
  10 ##
  11 ## This program is distributed in the hope that it will be useful,
  12 ## but WITHOUT ANY WARRANTY; without even the implied warranty of
  13 ## MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  14 ## GNU General Public License for more details.
  15 ##
  16 ## You should have received a copy of the GNU General Public License
  17 ## along with this program; if not, see <http://www.gnu.org/licenses/>.
  18 ##
  19
  20 import sigrokdecode as srd
  21 from common.srdhelper import bitpack
  22 from math import floor, ceil
  23
  24 '''
  25 OUTPUT_PYTHON format:
  26
  27 Packet:
  28 [<ptype>, <rxtx>, <pdata>]
  29
  30 This is the list of <ptype>s and their respective <pdata> values:
  31  - 'STARTBIT': The data is the (integer) value of the start bit (0/1).
  32  - 'DATA': This is always a tuple containing two items:
  33    - 1st item: the (integer) value of the UART data. Valid values
  34      range from 0 to 511 (as the data can be up to 9 bits in size).
  35    - 2nd item: the list of individual data bits and their ss/es numbers.
  36  - 'PARITYBIT': The data is the (integer) value of the parity bit (0/1).
  37  - 'STOPBIT': The data is the (integer) value of the stop bit (0 or 1).
  38  - 'INVALID STARTBIT': The data is the (integer) value of the start bit (0/1).
  39  - 'INVALID STOPBIT': The data is the (integer) value of the stop bit (0/1).
  40  - 'PARITY ERROR': The data is a tuple with two entries. The first one is
  41    the expected parity value, the second is the actual parity value.
  42  - TODO: Frame error?
  43
  44 The <rxtx> field is 0 for RX packets, 1 for TX packets.
  45 '''
  46
  47 # Used for differentiating between the two data directions.
  48 RX = 0
  49 TX = 1
  50
  51 # Given a parity type to check (odd, even, zero, one), the value of the
  52 # parity bit, the value of the data, and the length of the data (5-9 bits,
  53 # usually 8 bits) return True if the parity is correct, False otherwise.
  54 # 'none' is _not_ allowed as value for 'parity_type'.
  55 def parity_ok(parity_type, parity_bit, data, num_data_bits):
  56
  57     # Handle easy cases first (parity bit is always 1 or 0).
  58     if parity_type == 'zero':
  59         return parity_bit == 0
  60     elif parity_type == 'one':
  61         return parity_bit == 1
  62
  63     # Count number of 1 (high) bits in the data (and the parity bit itself!).
  64     ones = bin(data).count('1') + parity_bit
  65
  66     # Check for odd/even parity.
  67     if parity_type == 'odd':
  68         return (ones % 2) == 1
  69     elif parity_type == 'even':
  70         return (ones % 2) == 0
  71
  72 class SamplerateError(Exception):
  73     pass
  74
  75 class ChannelError(Exception):
  76     pass
  77
  78 class Decoder(srd.Decoder):
  79     api_version = 3
  80     id = 'uart'
  81     name = 'UART'
  82     longname = 'Universal Asynchronous Receiver/Transmitter'
  83     desc = 'Asynchronous, serial bus.'
  84     license = 'gplv2+'
  85     inputs = ['logic']
  86     outputs = ['uart']
  87     optional_channels = (
  88         # Allow specifying only one of the signals, e.g. if only one data
  89         # direction exists (or is relevant).
  90         {'id': 'rx', 'name': 'RX', 'desc': 'UART receive line'},
  91         {'id': 'tx', 'name': 'TX', 'desc': 'UART transmit line'},
  92     )
  93     options = (
  94         {'id': 'baudrate', 'desc': 'Baud rate', 'default': 115200},
  95         {'id': 'num_data_bits', 'desc': 'Data bits', 'default': 8,
  96             'values': (5, 6, 7, 8, 9)},
  97         {'id': 'parity_type', 'desc': 'Parity type', 'default': 'none',
  98             'values': ('none', 'odd', 'even', 'zero', 'one')},
  99         {'id': 'parity_check', 'desc': 'Check parity?', 'default': 'yes',
 100             'values': ('yes', 'no')},
 101         {'id': 'num_stop_bits', 'desc': 'Stop bits', 'default': 1.0,
 102             'values': (0.0, 0.5, 1.0, 1.5)},
 103         {'id': 'bit_order', 'desc': 'Bit order', 'default': 'lsb-first',
 104             'values': ('lsb-first', 'msb-first')},
 105         {'id': 'format', 'desc': 'Data format', 'default': 'hex',
 106             'values': ('ascii', 'dec', 'hex', 'oct', 'bin')},
 107         {'id': 'invert_rx', 'desc': 'Invert RX?', 'default': 'no',
 108             'values': ('yes', 'no')},
 109         {'id': 'invert_tx', 'desc': 'Invert TX?', 'default': 'no',
 110             'values': ('yes', 'no')},
 111     )
 112     annotations = (
 113         ('rx-data', 'RX data'),
 114         ('tx-data', 'TX data'),
 115         ('rx-start', 'RX start bits'),
 116         ('tx-start', 'TX start bits'),
 117         ('rx-parity-ok', 'RX parity OK bits'),
 118         ('tx-parity-ok', 'TX parity OK bits'),
 119         ('rx-parity-err', 'RX parity error bits'),
 120         ('tx-parity-err', 'TX parity error bits'),
 121         ('rx-stop', 'RX stop bits'),
 122         ('tx-stop', 'TX stop bits'),
 123         ('rx-warnings', 'RX warnings'),
 124         ('tx-warnings', 'TX warnings'),
 125         ('rx-data-bits', 'RX data bits'),
 126         ('tx-data-bits', 'TX data bits'),
 127         ('rx-break', 'RX break'),
 128         ('tx-break', 'TX break'),
 129     )
 130     annotation_rows = (
 131         ('rx-data', 'RX', (0, 2, 4, 6, 8)),
 132         ('rx-data-bits', 'RX bits', (12,)),
 133         ('rx-warnings', 'RX warnings', (10,)),
 134         ('rx-break', 'RX break', (14,)),
 135         ('tx-data', 'TX', (1, 3, 5, 7, 9)),
 136         ('tx-data-bits', 'TX bits', (13,)),
 137         ('tx-warnings', 'TX warnings', (11,)),
 138         ('tx-break', 'TX break', (15,)),
 139     )
 140     binary = (
 141         ('rx', 'RX dump'),
 142         ('tx', 'TX dump'),
 143         ('rxtx', 'RX/TX dump'),
 144     )
 145     idle_state = ['WAIT FOR START BIT', 'WAIT FOR START BIT']
 146
 147     def putx(self, rxtx, data):
 148         s, halfbit = self.startsample[rxtx], self.bit_width / 2.0
 149         self.put(s - floor(halfbit), self.samplenum + ceil(halfbit), self.out_ann, data)
 150
 151     def putpx(self, rxtx, data):
 152         s, halfbit = self.startsample[rxtx], self.bit_width / 2.0
 153         self.put(s - floor(halfbit), self.samplenum + ceil(halfbit), self.out_python, data)
 154
 155     def putg(self, data):
 156         s, halfbit = self.samplenum, self.bit_width / 2.0
 157         self.put(s - floor(halfbit), s + ceil(halfbit), self.out_ann, data)
 158
 159     def putp(self, data):
 160         s, halfbit = self.samplenum, self.bit_width / 2.0
 161         self.put(s - floor(halfbit), s + ceil(halfbit), self.out_python, data)
 162
 163     def putgse(self, ss, es, data):
 164         self.put(ss, es, self.out_ann, data)
 165
 166     def putpse(self, ss, es, data):
 167         self.put(ss, es, self.out_python, data)
 168
 169     def putbin(self, rxtx, data):
 170         s, halfbit = self.startsample[rxtx], self.bit_width / 2.0
 171         self.put(s - floor(halfbit), self.samplenum + ceil(halfbit), self.out_binary, data)
 172
 173     def __init__(self):
 174         self.reset()
 175
 176     def reset(self):
 177         self.samplerate = None
 178         self.samplenum = 0
 179         self.frame_start = [-1, -1]
 180         self.startbit = [-1, -1]
 181         self.cur_data_bit = [0, 0]
 182         self.datavalue = [0, 0]
 183         self.paritybit = [-1, -1]
 184         self.stopbit1 = [-1, -1]
 185         self.startsample = [-1, -1]
 186         self.state = ['WAIT FOR START BIT', 'WAIT FOR START BIT']
 187         self.databits = [[], []]
 188         self.break_start = [None, None]
 189
 190     def start(self):
 191         self.out_python = self.register(srd.OUTPUT_PYTHON)
 192         self.out_binary = self.register(srd.OUTPUT_BINARY)
 193         self.out_ann = self.register(srd.OUTPUT_ANN)
 194         self.bw = (self.options['num_data_bits'] + 7) // 8
 195
 196     def metadata(self, key, value):
 197         if key == srd.SRD_CONF_SAMPLERATE:
 198             self.samplerate = value
 199             # The width of one UART bit in number of samples.
 200             self.bit_width = float(self.samplerate) / float(self.options['baudrate'])
 201
 202     def get_sample_point(self, rxtx, bitnum):
 203         # Determine absolute sample number of a bit slot's sample point.
 204         # bitpos is the samplenumber which is in the middle of the
 205         # specified UART bit (0 = start bit, 1..x = data, x+1 = parity bit
 206         # (if used) or the first stop bit, and so on).
 207         # The samples within bit are 0, 1, ..., (bit_width - 1), therefore
 208         # index of the middle sample within bit window is (bit_width - 1) / 2.
 209         bitpos = self.frame_start[rxtx] + (self.bit_width - 1) / 2.0
 210         bitpos += bitnum * self.bit_width
 211         return bitpos
 212
 213     def wait_for_start_bit(self, rxtx, signal):
 214         # Save the sample number where the start bit begins.
 215         self.frame_start[rxtx] = self.samplenum
 216
 217         self.state[rxtx] = 'GET START BIT'
 218
 219     def get_start_bit(self, rxtx, signal):
 220         self.startbit[rxtx] = signal
 221
 222         # The startbit must be 0. If not, we report an error and wait
 223         # for the next start bit (assuming this one was spurious).
 224         if self.startbit[rxtx] != 0:
 225             self.putp(['INVALID STARTBIT', rxtx, self.startbit[rxtx]])
 226             self.putg([rxtx + 10, ['Frame error', 'Frame err', 'FE']])
 227             self.state[rxtx] = 'WAIT FOR START BIT'
 228             return
 229
 230         self.cur_data_bit[rxtx] = 0
 231         self.datavalue[rxtx] = 0
 232         self.startsample[rxtx] = -1
 233
 234         self.putp(['STARTBIT', rxtx, self.startbit[rxtx]])
 235         self.putg([rxtx + 2, ['Start bit', 'Start', 'S']])
 236
 237         self.state[rxtx] = 'GET DATA BITS'
 238
 239     def get_data_bits(self, rxtx, signal):
 240         # Save the sample number of the middle of the first data bit.
 241         if self.startsample[rxtx] == -1:
 242             self.startsample[rxtx] = self.samplenum
 243
 244         self.putg([rxtx + 12, ['%d' % signal]])
 245
 246         # Store individual data bits and their start/end samplenumbers.
 247         s, halfbit = self.samplenum, int(self.bit_width / 2)
 248         self.databits[rxtx].append([signal, s - halfbit, s + halfbit])
 249
 250         # Return here, unless we already received all data bits.
 251         self.cur_data_bit[rxtx] += 1
 252         if self.cur_data_bit[rxtx] < self.options['num_data_bits']:
 253             return
 254
 255         # Convert accumulated data bits to a data value.
 256         bits = [b[0] for b in self.databits[rxtx]]
 257         if self.options['bit_order'] == 'msb-first':
 258             bits.reverse()
 259         self.datavalue[rxtx] = bitpack(bits)
 260         self.putpx(rxtx, ['DATA', rxtx,
 261             (self.datavalue[rxtx], self.databits[rxtx])])
 262
 263         b = self.datavalue[rxtx]
 264         formatted = self.format_value(b)
 265         if formatted is not None:
 266             self.putx(rxtx, [rxtx, [formatted]])
 267
 268         bdata = b.to_bytes(self.bw, byteorder='big')
 269         self.putbin(rxtx, [rxtx, bdata])
 270         self.putbin(rxtx, [2, bdata])
 271
 272         self.databits[rxtx] = []
 273
 274         # Advance to either reception of the parity bit, or reception of
 275         # the STOP bits if parity is not applicable.
 276         self.state[rxtx] = 'GET PARITY BIT'
 277         if self.options['parity_type'] == 'none':
 278             self.state[rxtx] = 'GET STOP BITS'
 279
 280     def format_value(self, v):
 281         # Format value 'v' according to configured options.
 282         # Reflects the user selected kind of representation, as well as
 283         # the number of data bits in the UART frames.
 284
 285         fmt, bits = self.options['format'], self.options['num_data_bits']
 286
 287         # Assume "is printable" for values from 32 to including 126,
 288         # below 32 is "control" and thus not printable, above 127 is
 289         # "not ASCII" in its strict sense, 127 (DEL) is not printable,
 290         # fall back to hex representation for non-printables.
 291         if fmt == 'ascii':
 292             if v in range(32, 126 + 1):
 293                 return chr(v)
 294             hexfmt = "[{:02X}]" if bits <= 8 else "[{:03X}]"
 295             return hexfmt.format(v)
 296
 297         # Mere number to text conversion without prefix and padding
 298         # for the "decimal" output format.
 299         if fmt == 'dec':
 300             return "{:d}".format(v)
 301
 302         # Padding with leading zeroes for hex/oct/bin formats, but
 303         # without a prefix for density -- since the format is user
 304         # specified, there is no ambiguity.
 305         if fmt == 'hex':
 306             digits = (bits + 4 - 1) // 4
 307             fmtchar = "X"
 308         elif fmt == 'oct':
 309             digits = (bits + 3 - 1) // 3
 310             fmtchar = "o"
 311         elif fmt == 'bin':
 312             digits = bits
 313             fmtchar = "b"
 314         else:
 315             fmtchar = None
 316         if fmtchar is not None:
 317             fmt = "{{:0{:d}{:s}}}".format(digits, fmtchar)
 318             return fmt.format(v)
 319
 320         return None
 321
 322     def get_parity_bit(self, rxtx, signal):
 323         self.paritybit[rxtx] = signal
 324
 325         if parity_ok(self.options['parity_type'], self.paritybit[rxtx],
 326                      self.datavalue[rxtx], self.options['num_data_bits']):
 327             self.putp(['PARITYBIT', rxtx, self.paritybit[rxtx]])
 328             self.putg([rxtx + 4, ['Parity bit', 'Parity', 'P']])
 329         else:
 330             # TODO: Return expected/actual parity values.
 331             self.putp(['PARITY ERROR', rxtx, (0, 1)]) # FIXME: Dummy tuple...
 332             self.putg([rxtx + 6, ['Parity error', 'Parity err', 'PE']])
 333
 334         self.state[rxtx] = 'GET STOP BITS'
 335
 336     # TODO: Currently only supports 1 stop bit.
 337     def get_stop_bits(self, rxtx, signal):
 338         self.stopbit1[rxtx] = signal
 339
 340         # Stop bits must be 1. If not, we report an error.
 341         if self.stopbit1[rxtx] != 1:
 342             self.putp(['INVALID STOPBIT', rxtx, self.stopbit1[rxtx]])
 343             self.putg([rxtx + 10, ['Frame error', 'Frame err', 'FE']])
 344             # TODO: Abort? Ignore the frame? Other?
 345
 346         self.putp(['STOPBIT', rxtx, self.stopbit1[rxtx]])
 347         self.putg([rxtx + 4, ['Stop bit', 'Stop', 'T']])
 348
 349         self.state[rxtx] = 'WAIT FOR START BIT'
 350
 351     def handle_break(self, rxtx):
 352         self.putpse(self.frame_start[rxtx], self.samplenum,
 353                 ['BREAK', rxtx, 0])
 354         self.putgse(self.frame_start[rxtx], self.samplenum,
 355                 [rxtx + 14, ['Break condition', 'Break', 'Brk', 'B']])
 356         self.state[rxtx] = 'WAIT FOR START BIT'
 357
 358     def get_wait_cond(self, rxtx, inv):
 359         # Return condititions that are suitable for Decoder.wait(). Those
 360         # conditions either match the falling edge of the START bit, or
 361         # the sample point of the next bit time.
 362         state = self.state[rxtx]
 363         if state == 'WAIT FOR START BIT':
 364             return {rxtx: 'r' if inv else 'f'}
 365         if state == 'GET START BIT':
 366             bitnum = 0
 367         elif state == 'GET DATA BITS':
 368             bitnum = 1 + self.cur_data_bit[rxtx]
 369         elif state == 'GET PARITY BIT':
 370             bitnum = 1 + self.options['num_data_bits']
 371         elif state == 'GET STOP BITS':
 372             bitnum = 1 + self.options['num_data_bits']
 373             bitnum += 0 if self.options['parity_type'] == 'none' else 1
 374         want_num = ceil(self.get_sample_point(rxtx, bitnum))
 375         return {'skip': want_num - self.samplenum}
 376
 377     def inspect_sample(self, rxtx, signal, inv):
 378         # Inspect a sample returned by .wait() for the specified UART line.
 379         if inv:
 380             signal = not signal
 381
 382         state = self.state[rxtx]
 383         if state == 'WAIT FOR START BIT':
 384             self.wait_for_start_bit(rxtx, signal)
 385         elif state == 'GET START BIT':
 386             self.get_start_bit(rxtx, signal)
 387         elif state == 'GET DATA BITS':
 388             self.get_data_bits(rxtx, signal)
 389         elif state == 'GET PARITY BIT':
 390             self.get_parity_bit(rxtx, signal)
 391         elif state == 'GET STOP BITS':
 392             self.get_stop_bits(rxtx, signal)
 393
 394     def inspect_edge(self, rxtx, signal, inv):
 395         # Inspect edges, independently from traffic, to detect break conditions.
 396         if inv:
 397             signal = not signal
 398         if not signal:
 399             # Signal went low. Start another interval.
 400             self.break_start[rxtx] = self.samplenum
 401             return
 402         # Signal went high. Was there an extended period with low signal?
 403         if self.break_start[rxtx] is None:
 404             return
 405         diff = self.samplenum - self.break_start[rxtx]
 406         if diff >= self.break_min_sample_count:
 407             self.handle_break(rxtx)
 408         self.break_start[rxtx] = None
 409
 410     def decode(self):
 411         if not self.samplerate:
 412             raise SamplerateError('Cannot decode without samplerate.')
 413
 414         has_pin = [self.has_channel(ch) for ch in (RX, TX)]
 415         if has_pin == [False, False]:
 416             raise ChannelError('Either TX or RX (or both) pins required.')
 417
 418         opt = self.options
 419         inv = [opt['invert_rx'] == 'yes', opt['invert_tx'] == 'yes']
 420         cond_data_idx = [None] * len(has_pin)
 421
 422         # Determine the number of samples for a complete frame's time span.
 423         # A period of low signal (at least) that long is a break condition.
 424         frame_samples = 1 # START
 425         frame_samples += self.options['num_data_bits']
 426         frame_samples += 0 if self.options['parity_type'] == 'none' else 1
 427         frame_samples += self.options['num_stop_bits']
 428         frame_samples *= self.bit_width
 429         self.break_min_sample_count = ceil(frame_samples)
 430         cond_edge_idx = [None] * len(has_pin)
 431
 432         while True:
 433             conds = []
 434             if has_pin[RX]:
 435                 cond_data_idx[RX] = len(conds)
 436                 conds.append(self.get_wait_cond(RX, inv[RX]))
 437                 cond_edge_idx[RX] = len(conds)
 438                 conds.append({RX: 'e'})
 439             if has_pin[TX]:
 440                 cond_data_idx[TX] = len(conds)
 441                 conds.append(self.get_wait_cond(TX, inv[TX]))
 442                 cond_edge_idx[TX] = len(conds)
 443                 conds.append({TX: 'e'})
 444             (rx, tx) = self.wait(conds)
 445             if cond_data_idx[RX] is not None and self.matched[cond_data_idx[RX]]:
 446                 self.inspect_sample(RX, rx, inv[RX])
 447             if cond_edge_idx[RX] is not None and self.matched[cond_edge_idx[RX]]:
 448                 self.inspect_edge(RX, rx, inv[RX])
 449             if cond_data_idx[TX] is not None and self.matched[cond_data_idx[TX]]:
 450                 self.inspect_sample(TX, tx, inv[TX])
 451             if cond_edge_idx[TX] is not None and self.matched[cond_edge_idx[TX]]:
 452                 self.inspect_edge(TX, tx, inv[TX])