decoders/uart/pd.py

   1 ##
   2 ## This file is part of the libsigrokdecode project.
   3 ##
   4 ## Copyright (C) 2011-2014 Uwe Hermann <uwe@hermann-uwe.de>
   5 ##
   6 ## This program is free software; you can redistribute it and/or modify
   7 ## it under the terms of the GNU General Public License as published by
   8 ## the Free Software Foundation; either version 2 of the License, or
   9 ## (at your option) any later version.
  10 ##
  11 ## This program is distributed in the hope that it will be useful,
  12 ## but WITHOUT ANY WARRANTY; without even the implied warranty of
  13 ## MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  14 ## GNU General Public License for more details.
  15 ##
  16 ## You should have received a copy of the GNU General Public License
  17 ## along with this program; if not, see <http://www.gnu.org/licenses/>.
  18 ##
  19
  20 import sigrokdecode as srd
  21 from common.srdhelper import bitpack
  22 from math import floor, ceil
  23
  24 '''
  25 OUTPUT_PYTHON format:
  26
  27 Packet:
  28 [<ptype>, <rxtx>, <pdata>]
  29
  30 This is the list of <ptype>s and their respective <pdata> values:
  31  - 'STARTBIT': The data is the (integer) value of the start bit (0/1).
  32  - 'DATA': This is always a tuple containing two items:
  33    - 1st item: the (integer) value of the UART data. Valid values
  34      range from 0 to 511 (as the data can be up to 9 bits in size).
  35    - 2nd item: the list of individual data bits and their ss/es numbers.
  36  - 'PARITYBIT': The data is the (integer) value of the parity bit (0/1).
  37  - 'STOPBIT': The data is the (integer) value of the stop bit (0 or 1).
  38  - 'INVALID STARTBIT': The data is the (integer) value of the start bit (0/1).
  39  - 'INVALID STOPBIT': The data is the (integer) value of the stop bit (0/1).
  40  - 'PARITY ERROR': The data is a tuple with two entries. The first one is
  41    the expected parity value, the second is the actual parity value.
  42  - 'BREAK': The data is always 0.
  43  - 'FRAME': The data is always a tuple containing two items: The (integer)
  44    value of the UART data, and a boolean which reflects the validity of the
  45    UART frame.
  46  - 'IDLE': The data is always 0.
  47
  48 The <rxtx> field is 0 for RX packets, 1 for TX packets.
  49 '''
  50
  51 # Used for differentiating between the two data directions.
  52 RX = 0
  53 TX = 1
  54
  55 # Given a parity type to check (odd, even, zero, one), the value of the
  56 # parity bit, the value of the data, and the length of the data (5-9 bits,
  57 # usually 8 bits) return True if the parity is correct, False otherwise.
  58 # 'none' is _not_ allowed as value for 'parity_type'.
  59 def parity_ok(parity_type, parity_bit, data, data_bits):
  60
  61     if parity_type == 'ignore':
  62         return True
  63
  64     # Handle easy cases first (parity bit is always 1 or 0).
  65     if parity_type == 'zero':
  66         return parity_bit == 0
  67     elif parity_type == 'one':
  68         return parity_bit == 1
  69
  70     # Count number of 1 (high) bits in the data (and the parity bit itself!).
  71     ones = bin(data).count('1') + parity_bit
  72
  73     # Check for odd/even parity.
  74     if parity_type == 'odd':
  75         return (ones % 2) == 1
  76     elif parity_type == 'even':
  77         return (ones % 2) == 0
  78
  79 class SamplerateError(Exception):
  80     pass
  81
  82 class ChannelError(Exception):
  83     pass
  84
  85 class Decoder(srd.Decoder):
  86     api_version = 3
  87     id = 'uart'
  88     name = 'UART'
  89     longname = 'Universal Asynchronous Receiver/Transmitter'
  90     desc = 'Asynchronous, serial bus.'
  91     license = 'gplv2+'
  92     inputs = ['logic']
  93     outputs = ['uart']
  94     tags = ['Embedded/industrial']
  95     optional_channels = (
  96         # Allow specifying only one of the signals, e.g. if only one data
  97         # direction exists (or is relevant).
  98         {'id': 'rx', 'name': 'RX', 'desc': 'UART receive line'},
  99         {'id': 'tx', 'name': 'TX', 'desc': 'UART transmit line'},
 100     )
 101     options = (
 102         {'id': 'baudrate', 'desc': 'Baud rate', 'default': 115200},
 103         {'id': 'data_bits', 'desc': 'Data bits', 'default': 8,
 104             'values': (5, 6, 7, 8, 9)},
 105         {'id': 'parity', 'desc': 'Parity', 'default': 'none',
 106             'values': ('none', 'odd', 'even', 'zero', 'one', 'ignore')},
 107         {'id': 'stop_bits', 'desc': 'Stop bits', 'default': 1.0,
 108             'values': (0.0, 0.5, 1.0, 1.5)},
 109         {'id': 'bit_order', 'desc': 'Bit order', 'default': 'lsb-first',
 110             'values': ('lsb-first', 'msb-first')},
 111         {'id': 'format', 'desc': 'Data format', 'default': 'hex',
 112             'values': ('ascii', 'dec', 'hex', 'oct', 'bin')},
 113         {'id': 'invert_rx', 'desc': 'Invert RX', 'default': 'no',
 114             'values': ('yes', 'no')},
 115         {'id': 'invert_tx', 'desc': 'Invert TX', 'default': 'no',
 116             'values': ('yes', 'no')},
 117         {'id': 'rx_packet_delim', 'desc': 'RX packet delimiter (decimal)',
 118             'default': -1},
 119         {'id': 'tx_packet_delim', 'desc': 'TX packet delimiter (decimal)',
 120             'default': -1},
 121         {'id': 'rx_packet_len', 'desc': 'RX packet length', 'default': -1},
 122         {'id': 'tx_packet_len', 'desc': 'TX packet length', 'default': -1},
 123     )
 124     annotations = (
 125         ('rx-data', 'RX data'),
 126         ('tx-data', 'TX data'),
 127         ('rx-start', 'RX start bits'),
 128         ('tx-start', 'TX start bits'),
 129         ('rx-parity-ok', 'RX parity OK bits'),
 130         ('tx-parity-ok', 'TX parity OK bits'),
 131         ('rx-parity-err', 'RX parity error bits'),
 132         ('tx-parity-err', 'TX parity error bits'),
 133         ('rx-stop', 'RX stop bits'),
 134         ('tx-stop', 'TX stop bits'),
 135         ('rx-warnings', 'RX warnings'),
 136         ('tx-warnings', 'TX warnings'),
 137         ('rx-data-bits', 'RX data bits'),
 138         ('tx-data-bits', 'TX data bits'),
 139         ('rx-break', 'RX break'),
 140         ('tx-break', 'TX break'),
 141         ('rx-packet', 'RX packet'),
 142         ('tx-packet', 'TX packet'),
 143     )
 144     annotation_rows = (
 145         ('rx-data-bits', 'RX bits', (12,)),
 146         ('rx-data', 'RX', (0, 2, 4, 6, 8)),
 147         ('rx-warnings', 'RX warnings', (10,)),
 148         ('rx-break', 'RX break', (14,)),
 149         ('rx-packets', 'RX packets', (16,)),
 150         ('tx-data-bits', 'TX bits', (13,)),
 151         ('tx-data', 'TX', (1, 3, 5, 7, 9)),
 152         ('tx-warnings', 'TX warnings', (11,)),
 153         ('tx-break', 'TX break', (15,)),
 154         ('tx-packets', 'TX packets', (17,)),
 155     )
 156     binary = (
 157         ('rx', 'RX dump'),
 158         ('tx', 'TX dump'),
 159         ('rxtx', 'RX/TX dump'),
 160     )
 161     idle_state = ['WAIT FOR START BIT', 'WAIT FOR START BIT']
 162
 163     def putx(self, rxtx, data):
 164         s, halfbit = self.startsample[rxtx], self.bit_width / 2.0
 165         self.put(s - floor(halfbit), self.samplenum + ceil(halfbit), self.out_ann, data)
 166
 167     def putx_packet(self, rxtx, data):
 168         s, halfbit = self.ss_packet[rxtx], self.bit_width / 2.0
 169         self.put(s - floor(halfbit), self.samplenum + ceil(halfbit), self.out_ann, data)
 170
 171     def putpx(self, rxtx, data):
 172         s, halfbit = self.startsample[rxtx], self.bit_width / 2.0
 173         self.put(s - floor(halfbit), self.samplenum + ceil(halfbit), self.out_python, data)
 174
 175     def putg(self, data):
 176         s, halfbit = self.samplenum, self.bit_width / 2.0
 177         self.put(s - floor(halfbit), s + ceil(halfbit), self.out_ann, data)
 178
 179     def putp(self, data):
 180         s, halfbit = self.samplenum, self.bit_width / 2.0
 181         self.put(s - floor(halfbit), s + ceil(halfbit), self.out_python, data)
 182
 183     def putgse(self, ss, es, data):
 184         self.put(ss, es, self.out_ann, data)
 185
 186     def putpse(self, ss, es, data):
 187         self.put(ss, es, self.out_python, data)
 188
 189     def putbin(self, rxtx, data):
 190         s, halfbit = self.startsample[rxtx], self.bit_width / 2.0
 191         self.put(s - floor(halfbit), self.samplenum + ceil(halfbit), self.out_binary, data)
 192
 193     def __init__(self):
 194         self.reset()
 195
 196     def reset(self):
 197         self.samplerate = None
 198         self.frame_start = [-1, -1]
 199         self.frame_valid = [None, None]
 200         self.startbit = [-1, -1]
 201         self.cur_data_bit = [0, 0]
 202         self.datavalue = [0, 0]
 203         self.paritybit = [-1, -1]
 204         self.stopbit1 = [-1, -1]
 205         self.startsample = [-1, -1]
 206         self.state = ['WAIT FOR START BIT', 'WAIT FOR START BIT']
 207         self.databits = [[], []]
 208         self.break_start = [None, None]
 209         self.packet_cache = [[], []]
 210         self.ss_packet, self.es_packet = [None, None], [None, None]
 211         self.idle_start = [None, None]
 212
 213     def start(self):
 214         self.out_python = self.register(srd.OUTPUT_PYTHON)
 215         self.out_binary = self.register(srd.OUTPUT_BINARY)
 216         self.out_ann = self.register(srd.OUTPUT_ANN)
 217         self.bw = (self.options['data_bits'] + 7) // 8
 218
 219     def metadata(self, key, value):
 220         if key == srd.SRD_CONF_SAMPLERATE:
 221             self.samplerate = value
 222             # The width of one UART bit in number of samples.
 223             self.bit_width = float(self.samplerate) / float(self.options['baudrate'])
 224
 225     def get_sample_point(self, rxtx, bitnum):
 226         # Determine absolute sample number of a bit slot's sample point.
 227         # bitpos is the samplenumber which is in the middle of the
 228         # specified UART bit (0 = start bit, 1..x = data, x+1 = parity bit
 229         # (if used) or the first stop bit, and so on).
 230         # The samples within bit are 0, 1, ..., (bit_width - 1), therefore
 231         # index of the middle sample within bit window is (bit_width - 1) / 2.
 232         bitpos = self.frame_start[rxtx] + (self.bit_width - 1) / 2.0
 233         bitpos += bitnum * self.bit_width
 234         return bitpos
 235
 236     def wait_for_start_bit(self, rxtx, signal):
 237         # Save the sample number where the start bit begins.
 238         self.frame_start[rxtx] = self.samplenum
 239         self.frame_valid[rxtx] = True
 240
 241         self.state[rxtx] = 'GET START BIT'
 242
 243     def get_start_bit(self, rxtx, signal):
 244         self.startbit[rxtx] = signal
 245
 246         # The startbit must be 0. If not, we report an error and wait
 247         # for the next start bit (assuming this one was spurious).
 248         if self.startbit[rxtx] != 0:
 249             self.putp(['INVALID STARTBIT', rxtx, self.startbit[rxtx]])
 250             self.putg([rxtx + 10, ['Frame error', 'Frame err', 'FE']])
 251             self.frame_valid[rxtx] = False
 252             es = self.samplenum + ceil(self.bit_width / 2.0)
 253             self.putpse(self.frame_start[rxtx], es, ['FRAME', rxtx,
 254                 (self.datavalue[rxtx], self.frame_valid[rxtx])])
 255             self.state[rxtx] = 'WAIT FOR START BIT'
 256             return
 257
 258         self.cur_data_bit[rxtx] = 0
 259         self.datavalue[rxtx] = 0
 260         self.startsample[rxtx] = -1
 261
 262         self.putp(['STARTBIT', rxtx, self.startbit[rxtx]])
 263         self.putg([rxtx + 2, ['Start bit', 'Start', 'S']])
 264
 265         self.state[rxtx] = 'GET DATA BITS'
 266
 267     def handle_packet(self, rxtx):
 268         d = 'rx' if (rxtx == RX) else 'tx'
 269         delim = self.options[d + '_packet_delim']
 270         plen = self.options[d + '_packet_len']
 271         if delim == -1 and plen == -1:
 272             return
 273
 274         # Cache data values until we see the delimiter and/or the specified
 275         # packet length has been reached (whichever happens first).
 276         if len(self.packet_cache[rxtx]) == 0:
 277             self.ss_packet[rxtx] = self.startsample[rxtx]
 278         self.packet_cache[rxtx].append(self.datavalue[rxtx])
 279         if self.datavalue[rxtx] == delim or len(self.packet_cache[rxtx]) == plen:
 280             self.es_packet[rxtx] = self.samplenum
 281             s = ''
 282             for b in self.packet_cache[rxtx]:
 283                 s += self.format_value(b)
 284                 if self.options['format'] != 'ascii':
 285                     s += ' '
 286             if self.options['format'] != 'ascii' and s[-1] == ' ':
 287                 s = s[:-1] # Drop trailing space.
 288             self.putx_packet(rxtx, [16 + rxtx, [s]])
 289             self.packet_cache[rxtx] = []
 290
 291     def get_data_bits(self, rxtx, signal):
 292         # Save the sample number of the middle of the first data bit.
 293         if self.startsample[rxtx] == -1:
 294             self.startsample[rxtx] = self.samplenum
 295
 296         self.putg([rxtx + 12, ['%d' % signal]])
 297
 298         # Store individual data bits and their start/end samplenumbers.
 299         s, halfbit = self.samplenum, int(self.bit_width / 2)
 300         self.databits[rxtx].append([signal, s - halfbit, s + halfbit])
 301
 302         # Return here, unless we already received all data bits.
 303         self.cur_data_bit[rxtx] += 1
 304         if self.cur_data_bit[rxtx] < self.options['data_bits']:
 305             return
 306
 307         # Convert accumulated data bits to a data value.
 308         bits = [b[0] for b in self.databits[rxtx]]
 309         if self.options['bit_order'] == 'msb-first':
 310             bits.reverse()
 311         self.datavalue[rxtx] = bitpack(bits)
 312         self.putpx(rxtx, ['DATA', rxtx,
 313             (self.datavalue[rxtx], self.databits[rxtx])])
 314
 315         b = self.datavalue[rxtx]
 316         formatted = self.format_value(b)
 317         if formatted is not None:
 318             self.putx(rxtx, [rxtx, [formatted]])
 319
 320         bdata = b.to_bytes(self.bw, byteorder='big')
 321         self.putbin(rxtx, [rxtx, bdata])
 322         self.putbin(rxtx, [2, bdata])
 323
 324         self.handle_packet(rxtx)
 325
 326         self.databits[rxtx] = []
 327
 328         # Advance to either reception of the parity bit, or reception of
 329         # the STOP bits if parity is not applicable.
 330         self.state[rxtx] = 'GET PARITY BIT'
 331         if self.options['parity'] == 'none':
 332             self.state[rxtx] = 'GET STOP BITS'
 333
 334     def format_value(self, v):
 335         # Format value 'v' according to configured options.
 336         # Reflects the user selected kind of representation, as well as
 337         # the number of data bits in the UART frames.
 338
 339         fmt, bits = self.options['format'], self.options['data_bits']
 340
 341         # Assume "is printable" for values from 32 to including 126,
 342         # below 32 is "control" and thus not printable, above 127 is
 343         # "not ASCII" in its strict sense, 127 (DEL) is not printable,
 344         # fall back to hex representation for non-printables.
 345         if fmt == 'ascii':
 346             if v in range(32, 126 + 1):
 347                 return chr(v)
 348             hexfmt = "[{:02X}]" if bits <= 8 else "[{:03X}]"
 349             return hexfmt.format(v)
 350
 351         # Mere number to text conversion without prefix and padding
 352         # for the "decimal" output format.
 353         if fmt == 'dec':
 354             return "{:d}".format(v)
 355
 356         # Padding with leading zeroes for hex/oct/bin formats, but
 357         # without a prefix for density -- since the format is user
 358         # specified, there is no ambiguity.
 359         if fmt == 'hex':
 360             digits = (bits + 4 - 1) // 4
 361             fmtchar = "X"
 362         elif fmt == 'oct':
 363             digits = (bits + 3 - 1) // 3
 364             fmtchar = "o"
 365         elif fmt == 'bin':
 366             digits = bits
 367             fmtchar = "b"
 368         else:
 369             fmtchar = None
 370         if fmtchar is not None:
 371             fmt = "{{:0{:d}{:s}}}".format(digits, fmtchar)
 372             return fmt.format(v)
 373
 374         return None
 375
 376     def get_parity_bit(self, rxtx, signal):
 377         self.paritybit[rxtx] = signal
 378
 379         if parity_ok(self.options['parity'], self.paritybit[rxtx],
 380                      self.datavalue[rxtx], self.options['data_bits']):
 381             self.putp(['PARITYBIT', rxtx, self.paritybit[rxtx]])
 382             self.putg([rxtx + 4, ['Parity bit', 'Parity', 'P']])
 383         else:
 384             # TODO: Return expected/actual parity values.
 385             self.putp(['PARITY ERROR', rxtx, (0, 1)]) # FIXME: Dummy tuple...
 386             self.putg([rxtx + 6, ['Parity error', 'Parity err', 'PE']])
 387             self.frame_valid[rxtx] = False
 388
 389         self.state[rxtx] = 'GET STOP BITS'
 390
 391     # TODO: Currently only supports 1 stop bit.
 392     def get_stop_bits(self, rxtx, signal):
 393         self.stopbit1[rxtx] = signal
 394
 395         # Stop bits must be 1. If not, we report an error.
 396         if self.stopbit1[rxtx] != 1:
 397             self.putp(['INVALID STOPBIT', rxtx, self.stopbit1[rxtx]])
 398             self.putg([rxtx + 10, ['Frame error', 'Frame err', 'FE']])
 399             self.frame_valid[rxtx] = False
 400
 401         self.putp(['STOPBIT', rxtx, self.stopbit1[rxtx]])
 402         self.putg([rxtx + 4, ['Stop bit', 'Stop', 'T']])
 403
 404         # Pass the complete UART frame to upper layers.
 405         es = self.samplenum + ceil(self.bit_width / 2.0)
 406         self.putpse(self.frame_start[rxtx], es, ['FRAME', rxtx,
 407             (self.datavalue[rxtx], self.frame_valid[rxtx])])
 408
 409         self.state[rxtx] = 'WAIT FOR START BIT'
 410         self.idle_start[rxtx] = self.frame_start[rxtx] + self.frame_len_sample_count
 411
 412     def handle_break(self, rxtx):
 413         self.putpse(self.frame_start[rxtx], self.samplenum,
 414                 ['BREAK', rxtx, 0])
 415         self.putgse(self.frame_start[rxtx], self.samplenum,
 416                 [rxtx + 14, ['Break condition', 'Break', 'Brk', 'B']])
 417         self.state[rxtx] = 'WAIT FOR START BIT'
 418
 419     def get_wait_cond(self, rxtx, inv):
 420         # Return condititions that are suitable for Decoder.wait(). Those
 421         # conditions either match the falling edge of the START bit, or
 422         # the sample point of the next bit time.
 423         state = self.state[rxtx]
 424         if state == 'WAIT FOR START BIT':
 425             return {rxtx: 'r' if inv else 'f'}
 426         if state == 'GET START BIT':
 427             bitnum = 0
 428         elif state == 'GET DATA BITS':
 429             bitnum = 1 + self.cur_data_bit[rxtx]
 430         elif state == 'GET PARITY BIT':
 431             bitnum = 1 + self.options['data_bits']
 432         elif state == 'GET STOP BITS':
 433             bitnum = 1 + self.options['data_bits']
 434             bitnum += 0 if self.options['parity'] == 'none' else 1
 435         want_num = ceil(self.get_sample_point(rxtx, bitnum))
 436         return {'skip': want_num - self.samplenum}
 437
 438     def get_idle_cond(self, rxtx, inv):
 439         # Return a condition that corresponds to the (expected) end of
 440         # the next frame, assuming that it will be an "idle frame"
 441         # (constant high input level for the frame's length).
 442         if self.idle_start[rxtx] is None:
 443             return None
 444         end_of_frame = self.idle_start[rxtx] + self.frame_len_sample_count
 445         if end_of_frame < self.samplenum:
 446             return None
 447         return {'skip': end_of_frame - self.samplenum}
 448
 449     def inspect_sample(self, rxtx, signal, inv):
 450         # Inspect a sample returned by .wait() for the specified UART line.
 451         if inv:
 452             signal = not signal
 453
 454         state = self.state[rxtx]
 455         if state == 'WAIT FOR START BIT':
 456             self.wait_for_start_bit(rxtx, signal)
 457         elif state == 'GET START BIT':
 458             self.get_start_bit(rxtx, signal)
 459         elif state == 'GET DATA BITS':
 460             self.get_data_bits(rxtx, signal)
 461         elif state == 'GET PARITY BIT':
 462             self.get_parity_bit(rxtx, signal)
 463         elif state == 'GET STOP BITS':
 464             self.get_stop_bits(rxtx, signal)
 465
 466     def inspect_edge(self, rxtx, signal, inv):
 467         # Inspect edges, independently from traffic, to detect break conditions.
 468         if inv:
 469             signal = not signal
 470         if not signal:
 471             # Signal went low. Start another interval.
 472             self.break_start[rxtx] = self.samplenum
 473             return
 474         # Signal went high. Was there an extended period with low signal?
 475         if self.break_start[rxtx] is None:
 476             return
 477         diff = self.samplenum - self.break_start[rxtx]
 478         if diff >= self.break_min_sample_count:
 479             self.handle_break(rxtx)
 480         self.break_start[rxtx] = None
 481
 482     def inspect_idle(self, rxtx, signal, inv):
 483         # Check each edge and each period of stable input (either level).
 484         # Can derive the "idle frame period has passed" condition.
 485         if inv:
 486             signal = not signal
 487         if not signal:
 488             # Low input, cease inspection.
 489             self.idle_start[rxtx] = None
 490             return
 491         # High input, either just reached, or still stable.
 492         if self.idle_start[rxtx] is None:
 493             self.idle_start[rxtx] = self.samplenum
 494         diff = self.samplenum - self.idle_start[rxtx]
 495         if diff < self.frame_len_sample_count:
 496             return
 497         ss, es = self.idle_start[rxtx], self.samplenum
 498         self.putpse(ss, es, ['IDLE', rxtx, 0])
 499         self.idle_start[rxtx] = self.samplenum
 500
 501     def decode(self):
 502         if not self.samplerate:
 503             raise SamplerateError('Cannot decode without samplerate.')
 504
 505         has_pin = [self.has_channel(ch) for ch in (RX, TX)]
 506         if not True in has_pin:
 507             raise ChannelError('Need at least one of TX or RX pins.')
 508
 509         opt = self.options
 510         inv = [opt['invert_rx'] == 'yes', opt['invert_tx'] == 'yes']
 511         cond_data_idx = [None] * len(has_pin)
 512
 513         # Determine the number of samples for a complete frame's time span.
 514         # A period of low signal (at least) that long is a break condition.
 515         frame_samples = 1 # START
 516         frame_samples += self.options['data_bits']
 517         frame_samples += 0 if self.options['parity'] == 'none' else 1
 518         frame_samples += self.options['stop_bits']
 519         frame_samples *= self.bit_width
 520         self.frame_len_sample_count = ceil(frame_samples)
 521         self.break_min_sample_count = self.frame_len_sample_count
 522         cond_edge_idx = [None] * len(has_pin)
 523         cond_idle_idx = [None] * len(has_pin)
 524
 525         while True:
 526             conds = []
 527             if has_pin[RX]:
 528                 cond_data_idx[RX] = len(conds)
 529                 conds.append(self.get_wait_cond(RX, inv[RX]))
 530                 cond_edge_idx[RX] = len(conds)
 531                 conds.append({RX: 'e'})
 532                 cond_idle_idx[RX] = None
 533                 idle_cond = self.get_idle_cond(RX, inv[RX])
 534                 if idle_cond:
 535                     cond_idle_idx[RX] = len(conds)
 536                     conds.append(idle_cond)
 537             if has_pin[TX]:
 538                 cond_data_idx[TX] = len(conds)
 539                 conds.append(self.get_wait_cond(TX, inv[TX]))
 540                 cond_edge_idx[TX] = len(conds)
 541                 conds.append({TX: 'e'})
 542                 cond_idle_idx[TX] = None
 543                 idle_cond = self.get_idle_cond(TX, inv[TX])
 544                 if idle_cond:
 545                     cond_idle_idx[TX] = len(conds)
 546                     conds.append(idle_cond)
 547             (rx, tx) = self.wait(conds)
 548             if cond_data_idx[RX] is not None and self.matched[cond_data_idx[RX]]:
 549                 self.inspect_sample(RX, rx, inv[RX])
 550             if cond_edge_idx[RX] is not None and self.matched[cond_edge_idx[RX]]:
 551                 self.inspect_edge(RX, rx, inv[RX])
 552                 self.inspect_idle(RX, rx, inv[RX])
 553             if cond_idle_idx[RX] is not None and self.matched[cond_idle_idx[RX]]:
 554                 self.inspect_idle(RX, rx, inv[RX])
 555             if cond_data_idx[TX] is not None and self.matched[cond_data_idx[TX]]:
 556                 self.inspect_sample(TX, tx, inv[TX])
 557             if cond_edge_idx[TX] is not None and self.matched[cond_edge_idx[TX]]:
 558                 self.inspect_edge(TX, tx, inv[TX])
 559                 self.inspect_idle(TX, tx, inv[TX])
 560             if cond_idle_idx[TX] is not None and self.matched[cond_idle_idx[TX]]:
 561                 self.inspect_idle(TX, tx, inv[TX])