decoders/uart.py

   1 ##
   2 ## This file is part of the sigrok project.
   3 ##
   4 ## Copyright (C) 2011 Uwe Hermann <uwe@hermann-uwe.de>
   5 ##
   6 ## This program is free software; you can redistribute it and/or modify
   7 ## it under the terms of the GNU General Public License as published by
   8 ## the Free Software Foundation; either version 2 of the License, or
   9 ## (at your option) any later version.
  10 ##
  11 ## This program is distributed in the hope that it will be useful,
  12 ## but WITHOUT ANY WARRANTY; without even the implied warranty of
  13 ## MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  14 ## GNU General Public License for more details.
  15 ##
  16 ## You should have received a copy of the GNU General Public License
  17 ## along with this program; if not, write to the Free Software
  18 ## Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  19 ##
  20
  21 #
  22 # UART protocol decoder
  23 #
  24
  25 #
  26 # Universal Asynchronous Receiver Transmitter (UART) is a simple serial
  27 # communication protocol which allows two devices to talk to each other.
  28 #
  29 # It uses just two data signals and a ground (GND) signal:
  30 #  - RX/RXD: Receive signal
  31 #  - TX/TXD: Transmit signal
  32 #
  33 # The protocol is asynchronous, i.e., there is no dedicated clock signal.
  34 # Rather, both devices have to agree on a baudrate (number of bits to be
  35 # transmitted per second) beforehand. Baudrates can be arbitrary in theory,
  36 # but usually the choice is limited by the hardware UARTs that are used.
  37 # Common values are 9600 or 115200.
  38 #
  39 # The protocol allows full-duplex transmission, i.e. both devices can send
  40 # data at the same time. However, unlike SPI (which is always full-duplex,
  41 # i.e., each send operation is automatically also a receive operation), UART
  42 # allows one-way communication, too. In such a case only one signal (and GND)
  43 # is required.
  44 #
  45 # The data is sent over the TX line in so-called 'frames', which consist of:
  46 #  - Exactly one start bit (always 0/low).
  47 #  - Between 5 and 9 data bits.
  48 #  - An (optional) parity bit.
  49 #  - One or more stop bit(s).
  50 #
  51 # The idle state of the RX/TX line is 1/high. As the start bit is 0/low, the
  52 # receiver can continually monitor its RX line for a falling edge, in order
  53 # to detect the start bit.
  54 #
  55 # Once detected, it can (due to the agreed-upon baudrate and thus the known
  56 # width/duration of one UART bit) sample the state of the RX line "in the
  57 # middle" of each (start/data/parity/stop) bit it wants to analyze.
  58 #
  59 # It is configurable whether there is a parity bit in a frame, and if yes,
  60 # which type of parity is used:
  61 #  - None: No parity bit is included.
  62 #  - Odd: The number of 1 bits in the data (and parity bit itself) is odd.
  63 #  - Even: The number of 1 bits in the data (and parity bit itself) is even.
  64 #  - Mark/one: The parity bit is always 1/high (also called 'mark state').
  65 #  - Space/zero: The parity bit is always 0/low (also called 'space state').
  66 #
  67 # It is also configurable how many stop bits are to be used:
  68 #  - 1 stop bit (most common case)
  69 #  - 2 stop bits
  70 #  - 1.5 stop bits (i.e., one stop bit, but 1.5 times the UART bit width)
  71 #  - 0.5 stop bits (i.e., one stop bit, but 0.5 times the UART bit width)
  72 #
  73 # The bit order of the 5-9 data bits is LSB-first.
  74 #
  75 # Possible special cases:
  76 #  - One or both data lines could be inverted, which also means that the idle
  77 #    state of the signal line(s) is low instead of high.
  78 #  - Only the data bits on one or both data lines (and the parity bit) could
  79 #    be inverted (but the start/stop bits remain non-inverted).
  80 #  - The bit order could be MSB-first instead of LSB-first.
  81 #  - The baudrate could change in the middle of the communication. This only
  82 #    happens in very special cases, and can only work if both devices know
  83 #    to which baudrate they are to switch, and when.
  84 #  - Theoretically, the baudrate on RX and the one on TX could also be
  85 #    different, but that's a very obscure case and probably doesn't happen
  86 #    very often in practice.
  87 #
  88 # Error conditions:
  89 #  - If there is a parity bit, but it doesn't match the expected parity,
  90 #    this is called a 'parity error'.
  91 #  - If there are no stop bit(s), that's called a 'frame error'.
  92 #
  93 # More information:
  94 # TODO: URLs
  95 #
  96
  97 #
  98 # Protocol output format:
  99 # put(<startsample>, <endsample>, self.out_proto, <packet>)
 100 #
 101 # The <packet> is a list with two entries:
 102 # [<packet-type>, <packet-data>]
 103 #
 104 # Valid packet-type values: T_START, T_DATA, T_PARITY, T_STOP, T_INVALID_START,
 105 # T_INVALID_STOP, T_PARITY_ERROR
 106 #
 107 # The packet-data field has the following format and meaning:
 108 #  - T_START: The data is the (integer) value of the start bit (0 or 1).
 109 #  - T_DATA: The data is the (integer) value of the UART data. Valid values
 110 #    range from 0 to 512 (as the data can be up to 9 bits in size).
 111 #  - T_PARITY: The data is the (integer) value of the parity bit (0 or 1).
 112 #  - T_STOP: The data is the (integer) value of the stop bit (0 or 1).
 113 #  - T_INVALID_START: The data is the (integer) value of the start bit (0 or 1).
 114 #  - T_INVALID_STOP: The data is the (integer) value of the stop bit (0 or 1).
 115 #  - T_PARITY_ERROR: The data is a tuple with two entries. The first one is
 116 #    the expected parity value, the second is the actual parity value.
 117 #
 118 # Examples:
 119 # [T_START, 0]
 120 # [T_DATA, 65]
 121 # [T_PARITY, 0]
 122 # [T_STOP, 1]
 123 # [T_INVALID_START, 1]
 124 # [T_INVALID_STOP, 0]
 125 # [T_PARITY_ERROR, (0, 1)]
 126 #
 127
 128 import sigrokdecode as srd
 129
 130 # States
 131 WAIT_FOR_START_BIT = 0
 132 GET_START_BIT = 1
 133 GET_DATA_BITS = 2
 134 GET_PARITY_BIT = 3
 135 GET_STOP_BITS = 4
 136
 137 # Parity options
 138 PARITY_NONE = 0
 139 PARITY_ODD = 1
 140 PARITY_EVEN = 2
 141 PARITY_ZERO = 3
 142 PARITY_ONE = 4
 143
 144 # Stop bit options
 145 STOP_BITS_0_5 = 0
 146 STOP_BITS_1 = 1
 147 STOP_BITS_1_5 = 2
 148 STOP_BITS_2 = 3
 149
 150 # Bit order options
 151 LSB_FIRST = 0
 152 MSB_FIRST = 1
 153
 154 # Annotation feed formats
 155 ANN_ASCII = 0
 156 ANN_DEC = 1
 157 ANN_HEX = 2
 158 ANN_OCT = 3
 159 ANN_BITS = 4
 160
 161 # Protocol output packet types
 162 T_START = 0
 163 T_DATA = 1
 164 T_PARITY = 2
 165 T_STOP = 3
 166 T_INVALID_START = 4
 167 T_INVALID_STOP = 5
 168 T_PARITY_ERROR = 6
 169
 170 # Given a parity type to check (odd, even, zero, one), the value of the
 171 # parity bit, the value of the data, and the length of the data (5-9 bits,
 172 # usually 8 bits) return True if the parity is correct, False otherwise.
 173 # PARITY_NONE is _not_ allowed as value for 'parity_type'.
 174 def parity_ok(parity_type, parity_bit, data, num_data_bits):
 175
 176     # Handle easy cases first (parity bit is always 1 or 0).
 177     if parity_type == PARITY_ZERO:
 178         return parity_bit == 0
 179     elif parity_type == PARITY_ONE:
 180         return parity_bit == 1
 181
 182     # Count number of 1 (high) bits in the data (and the parity bit itself!).
 183     parity = bin(data).count('1') + parity_bit
 184
 185     # Check for odd/even parity.
 186     if parity_type == PARITY_ODD:
 187         return (parity % 2) == 1
 188     elif parity_type == PARITY_EVEN:
 189         return (parity % 2) == 0
 190     else:
 191         raise Exception('Invalid parity type: %d' % parity_type)
 192
 193 class Decoder(srd.Decoder):
 194     id = 'uart'
 195     name = 'UART'
 196     longname = 'Universal Asynchronous Receiver/Transmitter (UART)'
 197     desc = 'Universal Asynchronous Receiver/Transmitter (UART)'
 198     longdesc = 'TODO.'
 199     author = 'Uwe Hermann'
 200     email = 'uwe@hermann-uwe.de'
 201     license = 'gplv2+'
 202     inputs = ['logic']
 203     outputs = ['uart']
 204     probes = [
 205         # Allow specifying only one of the signals, e.g. if only one data
 206         # direction exists (or is relevant).
 207         {'id': 'rx', 'name': 'RX', 'desc': 'UART receive line'},
 208         {'id': 'tx', 'name': 'TX', 'desc': 'UART transmit line'},
 209     ]
 210     options = {
 211         'baudrate': ['UART baud rate', 115200],
 212         'num_data_bits': ['Data bits', 8], # Valid: 5-9.
 213         'parity': ['Parity', PARITY_NONE],
 214         'parity_check': ['Check parity', True],
 215         'num_stop_bits': ['Stop bit(s)', STOP_BITS_1],
 216         'bit_order': ['Bit order', LSB_FIRST],
 217         # TODO: Options to invert the signal(s).
 218     }
 219     annotations = [
 220         # ANN_ASCII
 221         ['ASCII', 'TODO: description'],
 222         # ANN_DEC
 223         ['Decimal', 'TODO: description'],
 224         # ANN_HEX
 225         ['Hex', 'TODO: description'],
 226         # ANN_OCT
 227         ['Octal', 'TODO: description'],
 228         # ANN_BITS
 229         ['Bits', 'TODO: description'],
 230     ]
 231
 232     def __init__(self, **kwargs):
 233         self.samplenum = 0
 234         self.frame_start = -1
 235         self.startbit = -1
 236         self.cur_data_bit = 0
 237         self.databyte = 0
 238         self.stopbit1 = -1
 239         self.startsample = -1
 240
 241         # Initial state.
 242         self.staterx = WAIT_FOR_START_BIT
 243
 244         self.oldrx = None
 245         self.oldtx = None
 246
 247         # Set protocol decoder option defaults.
 248         self.baudrate = Decoder.options['baudrate'][1]
 249         self.num_data_bits = Decoder.options['num_data_bits'][1]
 250         self.parity = Decoder.options['parity'][1]
 251         self.check_parity = Decoder.options['parity_check'][1]
 252         self.num_stop_bits = Decoder.options['num_stop_bits'][1]
 253         self.bit_order = Decoder.options['bit_order'][1]
 254
 255     def start(self, metadata):
 256         self.samplerate = metadata['samplerate']
 257         self.out_proto = self.add(srd.OUTPUT_PROTO, 'uart')
 258         self.out_ann = self.add(srd.OUTPUT_ANN, 'uart')
 259
 260         # TODO: Override PD options, if user wants that.
 261
 262         # The width of one UART bit in number of samples.
 263         self.bit_width = float(self.samplerate) / float(self.baudrate)
 264
 265     def report(self):
 266         pass
 267
 268     # Return true if we reached the middle of the desired bit, false otherwise.
 269     def reached_bit(self, bitnum):
 270         # bitpos is the samplenumber which is in the middle of the
 271         # specified UART bit (0 = start bit, 1..x = data, x+1 = parity bit
 272         # (if used) or the first stop bit, and so on).
 273         bitpos = self.frame_start + (self.bit_width / 2.0)
 274         bitpos += bitnum * self.bit_width
 275         if self.samplenum >= bitpos:
 276             return True
 277         return False
 278
 279     def reached_bit_last(self, bitnum):
 280         bitpos = self.frame_start + ((bitnum + 1) * self.bit_width)
 281         if self.samplenum >= bitpos:
 282             return True
 283         return False
 284
 285     def wait_for_start_bit(self, old_signal, signal):
 286         # The start bit is always 0 (low). As the idle UART (and the stop bit)
 287         # level is 1 (high), the beginning of a start bit is a falling edge.
 288         if not (old_signal == 1 and signal == 0):
 289             return
 290
 291         # Save the sample number where the start bit begins.
 292         self.frame_start = self.samplenum
 293
 294         self.staterx = GET_START_BIT
 295
 296     def get_start_bit(self, signal):
 297         # Skip samples until we're in the middle of the start bit.
 298         if not self.reached_bit(0):
 299             return
 300
 301         self.startbit = signal
 302
 303         # The startbit must be 0. If not, we report an error.
 304         if self.startbit != 0:
 305             self.put(self.frame_start, self.samplenum, self.out_proto,
 306                      [T_INVALID_START, self.startbit])
 307             # TODO: Abort? Ignore rest of the frame?
 308
 309         self.cur_data_bit = 0
 310         self.databyte = 0
 311         self.startsample = -1
 312
 313         self.staterx = GET_DATA_BITS
 314
 315         self.put(self.frame_start, self.samplenum, self.out_proto,
 316                  [T_START, self.startbit])
 317         self.put(self.frame_start, self.samplenum, self.out_ann,
 318                  [ANN_ASCII, ['Start bit', 'Start', 'S']])
 319
 320     def get_data_bits(self, signal):
 321         # Skip samples until we're in the middle of the desired data bit.
 322         if not self.reached_bit(self.cur_data_bit + 1):
 323             return
 324
 325         # Save the sample number where the data byte starts.
 326         if self.startsample == -1:
 327             self.startsample = self.samplenum
 328
 329         # Get the next data bit in LSB-first or MSB-first fashion.
 330         if self.bit_order == LSB_FIRST:
 331             self.databyte >>= 1
 332             self.databyte |= (signal << (self.num_data_bits - 1))
 333         elif self.bit_order == MSB_FIRST:
 334             self.databyte <<= 1
 335             self.databyte |= (signal << 0)
 336         else:
 337             raise Exception('Invalid bit order value: %d', self.bit_order)
 338
 339         # Return here, unless we already received all data bits.
 340         if self.cur_data_bit < self.num_data_bits - 1: # TODO? Off-by-one?
 341             self.cur_data_bit += 1
 342             return
 343
 344         self.staterx = GET_PARITY_BIT
 345
 346         self.put(self.startsample, self.samplenum - 1, self.out_proto,
 347                  [T_DATA, self.databyte])
 348
 349         self.put(self.startsample, self.samplenum - 1, self.out_ann,
 350                  [ANN_ASCII, [chr(self.databyte)]])
 351         self.put(self.startsample, self.samplenum - 1, self.out_ann,
 352                  [ANN_DEC, [str(self.databyte)]])
 353         self.put(self.startsample, self.samplenum - 1, self.out_ann,
 354                  [ANN_HEX, [hex(self.databyte), hex(self.databyte)[2:]]])
 355         self.put(self.startsample, self.samplenum - 1, self.out_ann,
 356                  [ANN_OCT, [oct(self.databyte), oct(self.databyte)[2:]]])
 357         self.put(self.startsample, self.samplenum - 1, self.out_ann,
 358                  [ANN_BITS, [bin(self.databyte), bin(self.databyte)[2:]]])
 359
 360     def get_parity_bit(self, signal):
 361         # If no parity is used/configured, skip to the next state immediately.
 362         if self.parity == PARITY_NONE:
 363             self.staterx = GET_STOP_BITS
 364             return
 365
 366         # Skip samples until we're in the middle of the parity bit.
 367         if not self.reached_bit(self.num_data_bits + 1):
 368             return
 369
 370         self.paritybit = signal
 371
 372         self.staterx = GET_STOP_BITS
 373
 374         if parity_ok(self.parity, self.paritybit, self.databyte,
 375                      self.num_data_bits):
 376             # TODO: Fix range.
 377             self.put(self.samplenum, self.samplenum, self.out_proto,
 378                      [T_PARITY_BIT, self.paritybit])
 379             self.put(self.samplenum, self.samplenum, self.out_ann,
 380                      [ANN_ASCII, ['Parity bit', 'Parity', 'P']])
 381         else:
 382             # TODO: Fix range.
 383             # TODO: Return expected/actual parity values.
 384             self.put(self.samplenum, self.samplenum, self.out_proto,
 385                      [T_PARITY_ERROR, (0, 1)]) # FIXME: Dummy tuple...
 386             self.put(self.samplenum, self.samplenum, self.out_ann,
 387                      [ANN_ASCII, ['Parity error', 'Parity err', 'PE']])
 388
 389     # TODO: Currently only supports 1 stop bit.
 390     def get_stop_bits(self, signal):
 391         # Skip samples until we're in the middle of the stop bit(s).
 392         skip_parity = 0 if self.parity == PARITY_NONE else 1
 393         if not self.reached_bit(self.num_data_bits + 1 + skip_parity):
 394             return
 395
 396         self.stopbit1 = signal
 397
 398         # Stop bits must be 1. If not, we report an error.
 399         if self.stopbit1 != 1:
 400             self.put(self.frame_start, self.samplenum, self.out_proto,
 401                      [T_INVALID_STOP, self.stopbit1])
 402             # TODO: Abort? Ignore the frame? Other?
 403
 404         self.staterx = WAIT_FOR_START_BIT
 405
 406         # TODO: Fix range.
 407         self.put(self.samplenum, self.samplenum, self.out_proto,
 408                  [T_STOP, self.stopbit1])
 409         self.put(self.samplenum, self.samplenum, self.out_ann,
 410                  [ANN_ASCII, ['Stop bit', 'Stop', 'P']])
 411
 412     def decode(self, ss, es, data): # TODO
 413         # for (samplenum, (rx, tx)) in data:
 414         for (samplenum, (rx,)) in data:
 415
 416             # TODO: Start counting at 0 or 1? Increase before or after?
 417             self.samplenum += 1
 418
 419             # First sample: Save RX/TX value.
 420             if self.oldrx == None:
 421                 # Get RX/TX bit values (0/1 for low/high) of the first sample.
 422                 self.oldrx = rx
 423                 # self.oldtx = tx
 424                 continue
 425
 426             # State machine.
 427             if self.staterx == WAIT_FOR_START_BIT:
 428                 self.wait_for_start_bit(self.oldrx, rx)
 429             elif self.staterx == GET_START_BIT:
 430                 self.get_start_bit(rx)
 431             elif self.staterx == GET_DATA_BITS:
 432                 self.get_data_bits(rx)
 433             elif self.staterx == GET_PARITY_BIT:
 434                 self.get_parity_bit(rx)
 435             elif self.staterx == GET_STOP_BITS:
 436                 self.get_stop_bits(rx)
 437             else:
 438                 raise Exception('Invalid state: %s' % self.staterx)
 439
 440             # Save current RX/TX values for the next round.
 441             self.oldrx = rx
 442             # self.oldtx = tx
 443
 444         # if proto != []:
 445         #     self.put(0, 0, self.out_proto, proto)
 446         # if ann != []:
 447         #     self.put(0, 0, self.out_ann, ann)
 448