decoders/tlc5620/pd.py

   1 ##
   2 ## This file is part of the libsigrokdecode project.
   3 ##
   4 ## Copyright (C) 2012-2015 Uwe Hermann <uwe@hermann-uwe.de>
   5 ##
   6 ## This program is free software; you can redistribute it and/or modify
   7 ## it under the terms of the GNU General Public License as published by
   8 ## the Free Software Foundation; either version 2 of the License, or
   9 ## (at your option) any later version.
  10 ##
  11 ## This program is distributed in the hope that it will be useful,
  12 ## but WITHOUT ANY WARRANTY; without even the implied warranty of
  13 ## MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  14 ## GNU General Public License for more details.
  15 ##
  16 ## You should have received a copy of the GNU General Public License
  17 ## along with this program; if not, see <http://www.gnu.org/licenses/>.
  18 ##
  19
  20 import sigrokdecode as srd
  21
  22 dacs = {
  23     0: 'DACA',
  24     1: 'DACB',
  25     2: 'DACC',
  26     3: 'DACD',
  27 }
  28
  29 class Decoder(srd.Decoder):
  30     api_version = 3
  31     id = 'tlc5620'
  32     name = 'TI TLC5620'
  33     longname = 'Texas Instruments TLC5620'
  34     desc = 'Texas Instruments TLC5620 8-bit quad DAC.'
  35     license = 'gplv2+'
  36     inputs = ['logic']
  37     outputs = ['tlc5620']
  38     channels = (
  39         {'id': 'clk', 'name': 'CLK', 'desc': 'Serial interface clock'},
  40         {'id': 'data', 'name': 'DATA', 'desc': 'Serial interface data'},
  41     )
  42     optional_channels = (
  43         {'id': 'load', 'name': 'LOAD', 'desc': 'Serial interface load control'},
  44         {'id': 'ldac', 'name': 'LDAC', 'desc': 'Load DAC'},
  45     )
  46     options = (
  47         {'id': 'vref_a', 'desc': 'Reference voltage DACA (V)', 'default': 3.3},
  48         {'id': 'vref_b', 'desc': 'Reference voltage DACB (V)', 'default': 3.3},
  49         {'id': 'vref_c', 'desc': 'Reference voltage DACC (V)', 'default': 3.3},
  50         {'id': 'vref_d', 'desc': 'Reference voltage DACD (V)', 'default': 3.3},
  51     )
  52     annotations = (
  53         ('dac-select', 'DAC select'),
  54         ('gain', 'Gain'),
  55         ('value', 'DAC value'),
  56         ('data-latch', 'Data latch point'),
  57         ('ldac-fall', 'LDAC falling edge'),
  58         ('bit', 'Bit'),
  59         ('reg-write', 'Register write'),
  60         ('voltage-update', 'Voltage update'),
  61         ('voltage-update-all', 'Voltage update (all DACs)'),
  62         ('invalid-cmd', 'Invalid command'),
  63     )
  64     annotation_rows = (
  65         ('bits', 'Bits', (5,)),
  66         ('fields', 'Fields', (0, 1, 2)),
  67         ('registers', 'Registers', (6, 7)),
  68         ('voltage-updates', 'Voltage updates', (8,)),
  69         ('events', 'Events', (3, 4)),
  70         ('errors', 'Errors', (9,)),
  71     )
  72
  73     def __init__(self):
  74         self.bits = []
  75         self.ss_dac_first = None
  76         self.ss_dac = self.es_dac = 0
  77         self.ss_gain = self.es_gain = 0
  78         self.ss_value = self.es_value = 0
  79         self.dac_select = self.gain = self.dac_value = None
  80         self.dacval = {'A': '?', 'B': '?', 'C': '?', 'D': '?'}
  81         self.gains = {'A': '?', 'B': '?', 'C': '?', 'D': '?'}
  82
  83     def start(self):
  84         self.out_ann = self.register(srd.OUTPUT_ANN)
  85
  86     def handle_11bits(self):
  87         # Only look at the last 11 bits, the rest is ignored by the TLC5620.
  88         if len(self.bits) > 11:
  89             self.bits = self.bits[-11:]
  90
  91         # If there are less than 11 bits, something is probably wrong.
  92         if len(self.bits) < 11:
  93             ss, es = self.samplenum, self.samplenum
  94             if len(self.bits) >= 2:
  95                 ss = self.bits[0][1]
  96                 es = self.bits[-1][1] + (self.bits[1][1] - self.bits[0][1])
  97             self.put(ss, es, self.out_ann, [9, ['Command too short']])
  98             self.bits = []
  99             return False
 100
 101         self.ss_dac = self.bits[0][1]
 102         self.es_dac = self.ss_gain = self.bits[2][1]
 103         self.es_gain = self.ss_value = self.bits[3][1]
 104         self.clock_width = self.es_gain - self.ss_gain
 105         self.es_value = self.bits[10][1] + self.clock_width # Guessed.
 106
 107         if self.ss_dac_first is None:
 108             self.ss_dac_first = self.ss_dac
 109
 110         s = ''.join(str(i[0]) for i in self.bits[:2])
 111         self.dac_select = s = dacs[int(s, 2)]
 112         self.put(self.ss_dac, self.es_dac, self.out_ann,
 113                  [0, ['DAC select: %s' % s, 'DAC sel: %s' % s,
 114                       'DAC: %s' % s, 'D: %s' % s, s, s[3]]])
 115
 116         self.gain = g = 1 + self.bits[2][0]
 117         self.put(self.ss_gain, self.es_gain, self.out_ann,
 118                  [1, ['Gain: x%d' % g, 'G: x%d' % g, 'x%d' % g]])
 119
 120         s = ''.join(str(i[0]) for i in self.bits[3:])
 121         self.dac_value = v = int(s, 2)
 122         self.put(self.ss_value, self.es_value, self.out_ann,
 123                  [2, ['DAC value: %d' % v, 'Value: %d' % v, 'Val: %d' % v,
 124                       'V: %d' % v, '%d' % v]])
 125
 126         # Emit an annotation for each bit.
 127         for i in range(1, 11):
 128             self.put(self.bits[i - 1][1], self.bits[i][1], self.out_ann,
 129                      [5, [str(self.bits[i - 1][0])]])
 130         self.put(self.bits[10][1], self.bits[10][1] + self.clock_width,
 131                  self.out_ann, [5, [str(self.bits[10][0])]])
 132
 133         self.bits = []
 134
 135         return True
 136
 137     def handle_falling_edge_load(self):
 138         if not self.handle_11bits():
 139             return
 140         s, v, g = self.dac_select, self.dac_value, self.gain
 141         self.put(self.samplenum, self.samplenum, self.out_ann,
 142                  [3, ['Falling edge on LOAD', 'LOAD fall', 'F']])
 143         vref = self.options['vref_%s' % self.dac_select[3].lower()]
 144         v = '%.2fV' % (vref * (v / 256) * self.gain)
 145         if self.ldac == 0:
 146             # If LDAC is low, the voltage is set immediately.
 147             self.put(self.ss_dac, self.es_value, self.out_ann,
 148                      [7, ['Setting %s voltage to %s' % (s, v),
 149                           '%s=%s' % (s, v)]])
 150         else:
 151             # If LDAC is high, the voltage is not set immediately, but rather
 152             # stored in a register. When LDAC goes low all four DAC voltages
 153             # (DAC A/B/C/D) will be set at the same time.
 154             self.put(self.ss_dac, self.es_value, self.out_ann,
 155                      [6, ['Setting %s register value to %s' % \
 156                           (s, v), '%s=%s' % (s, v)]])
 157         # Save the last value the respective DAC was set to.
 158         self.dacval[self.dac_select[-1]] = str(self.dac_value)
 159         self.gains[self.dac_select[-1]] = self.gain
 160
 161     def handle_falling_edge_ldac(self):
 162         self.put(self.samplenum, self.samplenum, self.out_ann,
 163                  [4, ['Falling edge on LDAC', 'LDAC fall', 'LDAC', 'L']])
 164
 165         # Don't emit any annotations if we didn't see any register writes.
 166         if self.ss_dac_first is None:
 167             return
 168
 169         # Calculate voltages based on Vref and the per-DAC gain.
 170         dacval = {}
 171         for key, val in self.dacval.items():
 172             if val == '?':
 173                 dacval[key] = '?'
 174             else:
 175                 vref = self.options['vref_%s' % key.lower()]
 176                 v = vref * (int(val) / 256) * self.gains[key]
 177                 dacval[key] = '%.2fV' % v
 178
 179         s = ''.join(['DAC%s=%s ' % (d, dacval[d]) for d in 'ABCD']).strip()
 180         self.put(self.ss_dac_first, self.samplenum, self.out_ann,
 181                  [8, ['Updating voltages: %s' % s, s, s.replace('DAC', '')]])
 182         self.ss_dac_first = None
 183
 184     def handle_new_dac_bit(self, datapin):
 185         self.bits.append([datapin, self.samplenum])
 186
 187     def decode(self):
 188         while True:
 189             # DATA is shifted in the DAC on the falling CLK edge (MSB-first).
 190             # A falling edge of LOAD will latch the data.
 191
 192             # Wait for one (or multiple) of the following conditions:
 193             #   a) Falling edge on CLK, and/or
 194             #   b) Falling edge on LOAD, and/or
 195             #   b) Falling edge on LDAC
 196             pins = self.wait([{0: 'f'}, {2: 'f'}, {3: 'f'}])
 197             self.ldac = pins[3]
 198
 199             # Handle those conditions (one or more) that matched this time.
 200             if self.matched[0]:
 201                 self.handle_new_dac_bit(pins[1])
 202             if self.matched[1]:
 203                 self.handle_falling_edge_load()
 204             if self.matched[2]:
 205                 self.handle_falling_edge_ldac()