decoders/spi/pd.py

   1 ##
   2 ## This file is part of the libsigrokdecode project.
   3 ##
   4 ## Copyright (C) 2011 Gareth McMullin <gareth@blacksphere.co.nz>
   5 ## Copyright (C) 2012-2013 Uwe Hermann <uwe@hermann-uwe.de>
   6 ##
   7 ## This program is free software; you can redistribute it and/or modify
   8 ## it under the terms of the GNU General Public License as published by
   9 ## the Free Software Foundation; either version 2 of the License, or
  10 ## (at your option) any later version.
  11 ##
  12 ## This program is distributed in the hope that it will be useful,
  13 ## but WITHOUT ANY WARRANTY; without even the implied warranty of
  14 ## MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  15 ## GNU General Public License for more details.
  16 ##
  17 ## You should have received a copy of the GNU General Public License
  18 ## along with this program; if not, write to the Free Software
  19 ## Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  20 ##
  21
  22 import sigrokdecode as srd
  23
  24 '''
  25 Protocol output format:
  26
  27 SPI packet:
  28 [<cmd>, <data1>, <data2>]
  29
  30 Commands:
  31  - 'DATA': <data1> contains the MISO data, <data2> contains the MOSI data.
  32    The data is _usually_ 8 bits (but can also be fewer or more bits).
  33    Both data items are Python numbers, not strings.
  34  - 'CS CHANGE': <data1> is the old CS# pin value, <data2> is the new value.
  35    Both data items are Python numbers (0/1), not strings.
  36
  37 Examples:
  38  ['CS-CHANGE', 1, 0]
  39  ['DATA', 0xff, 0x3a]
  40  ['DATA', 0x65, 0x00]
  41  ['CS-CHANGE', 0, 1]
  42 '''
  43
  44 # Key: (CPOL, CPHA). Value: SPI mode.
  45 # Clock polarity (CPOL) = 0/1: Clock is low/high when inactive.
  46 # Clock phase (CPHA) = 0/1: Data is valid on the leading/trailing clock edge.
  47 spi_mode = {
  48     (0, 0): 0, # Mode 0
  49     (0, 1): 1, # Mode 1
  50     (1, 0): 2, # Mode 2
  51     (1, 1): 3, # Mode 3
  52 }
  53
  54 class Decoder(srd.Decoder):
  55     api_version = 1
  56     id = 'spi'
  57     name = 'SPI'
  58     longname = 'Serial Peripheral Interface'
  59     desc = 'Full-duplex, synchronous, serial bus.'
  60     license = 'gplv2+'
  61     inputs = ['logic']
  62     outputs = ['spi']
  63     probes = [
  64         {'id': 'miso', 'name': 'MISO',
  65          'desc': 'SPI MISO line (Master in, slave out)'},
  66         {'id': 'mosi', 'name': 'MOSI',
  67          'desc': 'SPI MOSI line (Master out, slave in)'},
  68         {'id': 'sck', 'name': 'CLK', 'desc': 'SPI clock line'},
  69     ]
  70     optional_probes = [
  71         {'id': 'cs', 'name': 'CS#', 'desc': 'SPI chip-select line'},
  72     ]
  73     options = {
  74         'cs_polarity': ['CS# polarity', 'active-low'],
  75         'cpol': ['Clock polarity', 0],
  76         'cpha': ['Clock phase', 0],
  77         'bitorder': ['Bit order within the SPI data', 'msb-first'],
  78         'wordsize': ['Word size of SPI data', 8], # 1-64?
  79         'format': ['Data format', 'hex'],
  80     }
  81     annotations = [
  82         ['miso-data', 'MISO SPI data'],
  83         ['mosi-data', 'MOSI SPI data'],
  84         ['warnings', 'Human-readable warnings'],
  85     ]
  86
  87     def __init__(self):
  88         self.samplerate = None
  89         self.oldsck = 1
  90         self.bitcount = 0
  91         self.mosidata = 0
  92         self.misodata = 0
  93         self.startsample = -1
  94         self.samplenum = -1
  95         self.cs_was_deasserted_during_data_word = 0
  96         self.oldcs = -1
  97         self.oldpins = None
  98         self.state = 'IDLE'
  99
 100     def metadata(self, key, value):
 101         if key == srd.SRD_CONF_SAMPLERATE:
 102             self.samplerate = value
 103
 104     def start(self):
 105         self.out_proto = self.register(srd.OUTPUT_PYTHON)
 106         self.out_ann = self.register(srd.OUTPUT_ANN)
 107         self.out_bitrate = self.register(srd.OUTPUT_META,
 108                 meta=(int, 'Bitrate', 'Bitrate during transfers'))
 109
 110     def putpw(self, data):
 111         self.put(self.startsample, self.samplenum, self.out_proto, data)
 112
 113     def putw(self, data):
 114         self.put(self.startsample, self.samplenum, self.out_ann, data)
 115
 116     def handle_bit(self, miso, mosi, sck, cs):
 117         # If this is the first bit, save its sample number.
 118         if self.bitcount == 0:
 119             self.startsample = self.samplenum
 120             if self.have_cs:
 121                 active_low = (self.options['cs_polarity'] == 'active-low')
 122                 deasserted = cs if active_low else not cs
 123                 if deasserted:
 124                     self.cs_was_deasserted_during_data_word = 1
 125
 126         ws = self.options['wordsize']
 127
 128         # Receive MOSI bit into our shift register.
 129         if self.options['bitorder'] == 'msb-first':
 130             self.mosidata |= mosi << (ws - 1 - self.bitcount)
 131         else:
 132             self.mosidata |= mosi << self.bitcount
 133
 134         # Receive MISO bit into our shift register.
 135         if self.options['bitorder'] == 'msb-first':
 136             self.misodata |= miso << (ws - 1 - self.bitcount)
 137         else:
 138             self.misodata |= miso << self.bitcount
 139
 140         self.bitcount += 1
 141
 142         # Continue to receive if not enough bits were received, yet.
 143         if self.bitcount != ws:
 144             return
 145
 146         # Pass MOSI and MISO to the next PD up the stack
 147         self.putpw(['DATA', self.mosidata, self.misodata])
 148
 149         # Annotations
 150         self.putw([0, ['%02X' % self.misodata]])
 151         self.putw([1, ['%02X' % self.mosidata]])
 152
 153         # Meta bitrate
 154         elapsed = 1 / float(self.samplerate) * (self.samplenum - self.startsample + 1)
 155         bitrate = int(1 / elapsed * self.options['wordsize'])
 156         self.put(self.startsample, self.samplenum, self.out_bitrate, bitrate)
 157
 158         if self.cs_was_deasserted_during_data_word:
 159             self.putw([2, ['CS# was deasserted during this data word!']])
 160
 161         # Reset decoder state.
 162         self.mosidata = self.misodata = self.bitcount = 0
 163
 164     def find_clk_edge(self, miso, mosi, sck, cs):
 165         if self.have_cs and self.oldcs != cs:
 166             # Send all CS# pin value changes.
 167             self.put(self.samplenum, self.samplenum, self.out_proto,
 168                      ['CS-CHANGE', self.oldcs, cs])
 169             self.oldcs = cs
 170             # Reset decoder state when CS# changes (and the CS# pin is used).
 171             self.mosidata = self.misodata = self.bitcount= 0
 172
 173         # Ignore sample if the clock pin hasn't changed.
 174         if sck == self.oldsck:
 175             return
 176
 177         self.oldsck = sck
 178
 179         # Sample data on rising/falling clock edge (depends on mode).
 180         mode = spi_mode[self.options['cpol'], self.options['cpha']]
 181         if mode == 0 and sck == 0:   # Sample on rising clock edge
 182             return
 183         elif mode == 1 and sck == 1: # Sample on falling clock edge
 184             return
 185         elif mode == 2 and sck == 1: # Sample on falling clock edge
 186             return
 187         elif mode == 3 and sck == 0: # Sample on rising clock edge
 188             return
 189
 190         # Found the correct clock edge, now get the SPI bit(s).
 191         self.handle_bit(miso, mosi, sck, cs)
 192
 193     def decode(self, ss, es, data):
 194         if self.samplerate is None:
 195             raise Exception("Cannot decode without samplerate.")
 196         # TODO: Either MISO or MOSI could be optional. CS# is optional.
 197         for (self.samplenum, pins) in data:
 198
 199             # Ignore identical samples early on (for performance reasons).
 200             if self.oldpins == pins:
 201                 continue
 202             self.oldpins, (miso, mosi, sck, cs) = pins, pins
 203             self.have_cs = (cs in (0, 1))
 204
 205             # State machine.
 206             if self.state == 'IDLE':
 207                 self.find_clk_edge(miso, mosi, sck, cs)
 208             else:
 209                 raise Exception('Invalid state: %s' % self.state)
 210