decoders/spi/pd.py

   1 ##
   2 ## This file is part of the libsigrokdecode project.
   3 ##
   4 ## Copyright (C) 2011 Gareth McMullin <gareth@blacksphere.co.nz>
   5 ## Copyright (C) 2012-2014 Uwe Hermann <uwe@hermann-uwe.de>
   6 ##
   7 ## This program is free software; you can redistribute it and/or modify
   8 ## it under the terms of the GNU General Public License as published by
   9 ## the Free Software Foundation; either version 2 of the License, or
  10 ## (at your option) any later version.
  11 ##
  12 ## This program is distributed in the hope that it will be useful,
  13 ## but WITHOUT ANY WARRANTY; without even the implied warranty of
  14 ## MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  15 ## GNU General Public License for more details.
  16 ##
  17 ## You should have received a copy of the GNU General Public License
  18 ## along with this program; if not, write to the Free Software
  19 ## Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  20 ##
  21
  22 import sigrokdecode as srd
  23
  24 '''
  25 OUTPUT_PYTHON format:
  26
  27 SPI packet:
  28 [<cmd>, <data1>, <data2>]
  29
  30 Commands:
  31  - 'DATA': <data1> contains the MISO data, <data2> contains the MOSI data.
  32    The data is _usually_ 8 bits (but can also be fewer or more bits).
  33    Both data items are Python numbers (not strings), or None if the respective
  34    probe was not supplied.
  35  - 'BITS': <data1>/<data2> contain a list of bit values in this MISO/MOSI data
  36    item, and for each of those also their respective start-/endsample numbers.
  37  - 'CS CHANGE': <data1> is the old CS# pin value, <data2> is the new value.
  38    Both data items are Python numbers (0/1), not strings.
  39
  40 Examples:
  41  ['CS-CHANGE', 1, 0]
  42  ['DATA', 0xff, 0x3a]
  43  ['BITS', [[1, 80, 82], [1, 83, 84], [1, 85, 86], [1, 87, 88],
  44            [1, 89, 90], [1, 91, 92], [1, 93, 94], [1, 95, 96]],
  45           [[0, 80, 82], [0, 83, 84], [1, 85, 86], [1, 87, 88],
  46            [1, 89, 90], [0, 91, 92], [1, 93, 94], [0, 95, 96]]]
  47  ['DATA', 0x65, 0x00]
  48  ['DATA', 0xa8, None]
  49  ['DATA', None, 0x55]
  50  ['CS-CHANGE', 0, 1]
  51 '''
  52
  53 # Key: (CPOL, CPHA). Value: SPI mode.
  54 # Clock polarity (CPOL) = 0/1: Clock is low/high when inactive.
  55 # Clock phase (CPHA) = 0/1: Data is valid on the leading/trailing clock edge.
  56 spi_mode = {
  57     (0, 0): 0, # Mode 0
  58     (0, 1): 1, # Mode 1
  59     (1, 0): 2, # Mode 2
  60     (1, 1): 3, # Mode 3
  61 }
  62
  63 class Decoder(srd.Decoder):
  64     api_version = 1
  65     id = 'spi'
  66     name = 'SPI'
  67     longname = 'Serial Peripheral Interface'
  68     desc = 'Full-duplex, synchronous, serial bus.'
  69     license = 'gplv2+'
  70     inputs = ['logic']
  71     outputs = ['spi']
  72     probes = [
  73         {'id': 'clk', 'name': 'CLK', 'desc': 'Clock'},
  74     ]
  75     optional_probes = [
  76         {'id': 'miso', 'name': 'MISO', 'desc': 'Master in, slave out'},
  77         {'id': 'mosi', 'name': 'MOSI', 'desc': 'Master out, slave in'},
  78         {'id': 'cs', 'name': 'CS#', 'desc': 'Chip-select'},
  79     ]
  80     options = {
  81         'cs_polarity': ['CS# polarity', 'active-low'],
  82         'cpol': ['Clock polarity', 0],
  83         'cpha': ['Clock phase', 0],
  84         'bitorder': ['Bit order within the SPI data', 'msb-first'],
  85         'wordsize': ['Word size of SPI data', 8], # 1-64?
  86         'format': ['Data format', 'hex'],
  87     }
  88     annotations = [
  89         ['miso-data', 'MISO data'],
  90         ['mosi-data', 'MOSI data'],
  91         ['miso-bits', 'MISO bits'],
  92         ['mosi-bits', 'MOSI bits'],
  93         ['warnings', 'Human-readable warnings'],
  94     ]
  95     annotation_rows = (
  96         ('miso-data', 'MISO data', (0,)),
  97         ('miso-bits', 'MISO bits', (2,)),
  98         ('mosi-data', 'MOSI data', (1,)),
  99         ('mosi-bits', 'MOSI bits', (3,)),
 100         ('other', 'Other', (4,)),
 101     )
 102
 103     def __init__(self):
 104         self.samplerate = None
 105         self.oldclk = 1
 106         self.bitcount = 0
 107         self.misodata = self.mosidata = 0
 108         self.misobits = []
 109         self.mosibits = []
 110         self.startsample = -1
 111         self.samplenum = -1
 112         self.cs_was_deasserted = False
 113         self.oldcs = -1
 114         self.oldpins = None
 115         self.have_cs = self.have_miso = self.have_mosi = None
 116         self.state = 'IDLE'
 117
 118     def metadata(self, key, value):
 119         if key == srd.SRD_CONF_SAMPLERATE:
 120             self.samplerate = value
 121
 122     def start(self):
 123         self.out_python = self.register(srd.OUTPUT_PYTHON)
 124         self.out_ann = self.register(srd.OUTPUT_ANN)
 125         self.out_bitrate = self.register(srd.OUTPUT_META,
 126                 meta=(int, 'Bitrate', 'Bitrate during transfers'))
 127
 128     def putpw(self, data):
 129         self.put(self.startsample, self.samplenum, self.out_python, data)
 130
 131     def putw(self, data):
 132         self.put(self.startsample, self.samplenum, self.out_ann, data)
 133
 134     def putdata(self):
 135         # Pass MISO and MOSI bits and then data to the next PD up the stack.
 136         so = self.misodata if self.have_miso else None
 137         si = self.mosidata if self.have_mosi else None
 138         so_bits = self.misobits if self.have_miso else None
 139         si_bits = self.mosibits if self.have_mosi else None
 140         self.putpw(['BITS', si_bits, so_bits])
 141         self.putpw(['DATA', si, so])
 142
 143         # Bit annotations.
 144         if self.have_miso:
 145             for bit in self.misobits:
 146                 self.put(bit[1], bit[2], self.out_ann, [2, ['%d' % bit[0]]])
 147         if self.have_mosi:
 148             for bit in self.mosibits:
 149                 self.put(bit[1], bit[2], self.out_ann, [3, ['%d' % bit[0]]])
 150
 151         # Dataword annotations.
 152         if self.have_miso:
 153             ss, es = self.misobits[0][1], self.misobits[-1][2]
 154             self.put(ss, es, self.out_ann, [0, ['%02X' % self.misodata]])
 155         if self.have_mosi:
 156             ss, es = self.mosibits[0][1], self.mosibits[-1][2]
 157             self.put(ss, es, self.out_ann, [1, ['%02X' % self.mosidata]])
 158
 159     def reset_decoder_state(self):
 160         self.misodata = 0 if self.have_miso else None
 161         self.mosidata = 0 if self.have_mosi else None
 162         self.misobits = [] if self.have_miso else None
 163         self.mosibits = [] if self.have_mosi else None
 164         self.bitcount = 0
 165
 166     def handle_bit(self, miso, mosi, clk, cs):
 167         # If this is the first bit of a dataword, save its sample number.
 168         if self.bitcount == 0:
 169             self.startsample = self.samplenum
 170             self.cs_was_deasserted = False
 171             if self.have_cs:
 172                 active_low = (self.options['cs_polarity'] == 'active-low')
 173                 deasserted = (cs == 1) if active_low else (cs == 0)
 174                 if deasserted:
 175                     self.cs_was_deasserted = True
 176
 177         ws = self.options['wordsize']
 178
 179         # Receive MISO bit into our shift register.
 180         if self.have_miso:
 181             if self.options['bitorder'] == 'msb-first':
 182                 self.misodata |= miso << (ws - 1 - self.bitcount)
 183             else:
 184                 self.misodata |= miso << self.bitcount
 185
 186         # Receive MOSI bit into our shift register.
 187         if self.have_mosi:
 188             if self.options['bitorder'] == 'msb-first':
 189                 self.mosidata |= mosi << (ws - 1 - self.bitcount)
 190             else:
 191                 self.mosidata |= mosi << self.bitcount
 192
 193         # Guesstimate the endsample for this bit (can be overridden below).
 194         es = self.samplenum
 195         if self.bitcount > 0:
 196             es += self.samplenum - self.misobits[self.bitcount - 1][1]
 197
 198         if self.have_miso:
 199             self.misobits.append([miso, self.samplenum, es])
 200         if self.have_mosi:
 201             self.mosibits.append([mosi, self.samplenum, es])
 202
 203         if self.bitcount > 0 and self.have_miso:
 204             self.misobits[self.bitcount - 1][2] = self.samplenum
 205         if self.bitcount > 0 and self.have_mosi:
 206             self.mosibits[self.bitcount - 1][2] = self.samplenum
 207
 208         self.bitcount += 1
 209
 210         # Continue to receive if not enough bits were received, yet.
 211         if self.bitcount != ws:
 212             return
 213
 214         self.putdata()
 215
 216         # Meta bitrate.
 217         elapsed = 1 / float(self.samplerate)
 218         elapsed *= (self.samplenum - self.startsample + 1)
 219         bitrate = int(1 / elapsed * self.options['wordsize'])
 220         self.put(self.startsample, self.samplenum, self.out_bitrate, bitrate)
 221
 222         if self.have_cs and self.cs_was_deasserted:
 223             self.putw([4, ['CS# was deasserted during this data word!']])
 224
 225         self.reset_decoder_state()
 226
 227     def find_clk_edge(self, miso, mosi, clk, cs):
 228         if self.have_cs and self.oldcs != cs:
 229             # Send all CS# pin value changes.
 230             self.put(self.samplenum, self.samplenum, self.out_python,
 231                      ['CS-CHANGE', self.oldcs, cs])
 232             self.oldcs = cs
 233             # Reset decoder state when CS# changes (and the CS# pin is used).
 234             self.reset_decoder_state()
 235
 236         # Ignore sample if the clock pin hasn't changed.
 237         if clk == self.oldclk:
 238             return
 239
 240         self.oldclk = clk
 241
 242         # Sample data on rising/falling clock edge (depends on mode).
 243         mode = spi_mode[self.options['cpol'], self.options['cpha']]
 244         if mode == 0 and clk == 0:   # Sample on rising clock edge
 245             return
 246         elif mode == 1 and clk == 1: # Sample on falling clock edge
 247             return
 248         elif mode == 2 and clk == 1: # Sample on falling clock edge
 249             return
 250         elif mode == 3 and clk == 0: # Sample on rising clock edge
 251             return
 252
 253         # Found the correct clock edge, now get the SPI bit(s).
 254         self.handle_bit(miso, mosi, clk, cs)
 255
 256     def decode(self, ss, es, data):
 257         if self.samplerate is None:
 258             raise Exception("Cannot decode without samplerate.")
 259         # Either MISO or MOSI can be omitted (but not both). CS# is optional.
 260         for (self.samplenum, pins) in data:
 261
 262             # Ignore identical samples early on (for performance reasons).
 263             if self.oldpins == pins:
 264                 continue
 265             self.oldpins, (clk, miso, mosi, cs) = pins, pins
 266             self.have_miso = (miso in (0, 1))
 267             self.have_mosi = (mosi in (0, 1))
 268             self.have_cs = (cs in (0, 1))
 269
 270             # Either MISO or MOSI (but not both) can be omitted.
 271             if not (self.have_miso or self.have_mosi):
 272                 raise Exception('Either MISO or MOSI (or both) pins required.')
 273
 274             # State machine.
 275             if self.state == 'IDLE':
 276                 self.find_clk_edge(miso, mosi, clk, cs)
 277             else:
 278                 raise Exception('Invalid state: %s' % self.state)
 279