2cde8bc4170bb1ac2249594a70fddea6b0b11039
[libsigrokdecode.git] / decoders / spi / pd.py
1 ##
2 ## This file is part of the libsigrokdecode project.
3 ##
4 ## Copyright (C) 2011 Gareth McMullin <gareth@blacksphere.co.nz>
5 ## Copyright (C) 2012-2014 Uwe Hermann <uwe@hermann-uwe.de>
6 ##
7 ## This program is free software; you can redistribute it and/or modify
8 ## it under the terms of the GNU General Public License as published by
9 ## the Free Software Foundation; either version 2 of the License, or
10 ## (at your option) any later version.
11 ##
12 ## This program is distributed in the hope that it will be useful,
13 ## but WITHOUT ANY WARRANTY; without even the implied warranty of
14 ## MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
15 ## GNU General Public License for more details.
16 ##
17 ## You should have received a copy of the GNU General Public License
18 ## along with this program; if not, write to the Free Software
19 ## Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
20 ##
21
22 import sigrokdecode as srd
23
24 '''
25 OUTPUT_PYTHON format:
26
27 SPI packet:
28 [<cmd>, <data1>, <data2>]
29
30 Commands:
31  - 'DATA': <data1> contains the MISO data, <data2> contains the MOSI data.
32    The data is _usually_ 8 bits (but can also be fewer or more bits).
33    Both data items are Python numbers (not strings), or None if the respective
34    probe was not supplied.
35  - 'BITS': <data1>/<data2> contain a list of bit values in this MISO/MOSI data
36    item, and for each of those also their respective start-/endsample numbers.
37  - 'CS CHANGE': <data1> is the old CS# pin value, <data2> is the new value.
38    Both data items are Python numbers (0/1), not strings.
39
40 Examples:
41  ['CS-CHANGE', 1, 0]
42  ['DATA', 0xff, 0x3a]
43  ['BITS', [[1, 80, 82], [1, 83, 84], [1, 85, 86], [1, 87, 88],
44            [1, 89, 90], [1, 91, 92], [1, 93, 94], [1, 95, 96]],
45           [[0, 80, 82], [1, 83, 84], [0, 85, 86], [1, 87, 88],
46            [1, 89, 90], [1, 91, 92], [0, 93, 94], [0, 95, 96]]]
47  ['DATA', 0x65, 0x00]
48  ['DATA', 0xa8, None]
49  ['DATA', None, 0x55]
50  ['CS-CHANGE', 0, 1]
51 '''
52
53 # Key: (CPOL, CPHA). Value: SPI mode.
54 # Clock polarity (CPOL) = 0/1: Clock is low/high when inactive.
55 # Clock phase (CPHA) = 0/1: Data is valid on the leading/trailing clock edge.
56 spi_mode = {
57     (0, 0): 0, # Mode 0
58     (0, 1): 1, # Mode 1
59     (1, 0): 2, # Mode 2
60     (1, 1): 3, # Mode 3
61 }
62
63 class Decoder(srd.Decoder):
64     api_version = 1
65     id = 'spi'
66     name = 'SPI'
67     longname = 'Serial Peripheral Interface'
68     desc = 'Full-duplex, synchronous, serial bus.'
69     license = 'gplv2+'
70     inputs = ['logic']
71     outputs = ['spi']
72     probes = [
73         {'id': 'clk', 'name': 'CLK', 'desc': 'Clock'},
74     ]
75     optional_probes = [
76         {'id': 'miso', 'name': 'MISO', 'desc': 'Master in, slave out'},
77         {'id': 'mosi', 'name': 'MOSI', 'desc': 'Master out, slave in'},
78         {'id': 'cs', 'name': 'CS#', 'desc': 'Chip-select'},
79     ]
80     options = {
81         'cs_polarity': ['CS# polarity', 'active-low'],
82         'cpol': ['Clock polarity', 0],
83         'cpha': ['Clock phase', 0],
84         'bitorder': ['Bit order within the SPI data', 'msb-first'],
85         'wordsize': ['Word size of SPI data', 8], # 1-64?
86         'format': ['Data format', 'hex'],
87     }
88     annotations = [
89         ['miso-data', 'MISO data'],
90         ['mosi-data', 'MOSI data'],
91         ['miso-bits', 'MISO bits'],
92         ['mosi-bits', 'MOSI bits'],
93         ['warnings', 'Human-readable warnings'],
94     ]
95     annotation_rows = (
96         ('miso-data', 'MISO data', (0,)),
97         ('miso-bits', 'MISO bits', (2,)),
98         ('mosi-data', 'MOSI data', (1,)),
99         ('mosi-bits', 'MOSI bits', (3,)),
100         ('other', 'Other', (4,)),
101     )
102
103     def __init__(self):
104         self.samplerate = None
105         self.oldclk = 1
106         self.bitcount = 0
107         self.misodata = self.mosidata = 0
108         self.misobits = []
109         self.mosibits = []
110         self.startsample = -1
111         self.samplenum = -1
112         self.cs_was_deasserted = False
113         self.oldcs = -1
114         self.oldpins = None
115         self.have_cs = self.have_miso = self.have_mosi = None
116         self.state = 'IDLE'
117
118     def metadata(self, key, value):
119         if key == srd.SRD_CONF_SAMPLERATE:
120             self.samplerate = value
121
122     def start(self):
123         self.out_python = self.register(srd.OUTPUT_PYTHON)
124         self.out_ann = self.register(srd.OUTPUT_ANN)
125         self.out_bitrate = self.register(srd.OUTPUT_META,
126                 meta=(int, 'Bitrate', 'Bitrate during transfers'))
127
128     def putw(self, data):
129         self.put(self.startsample, self.samplenum, self.out_ann, data)
130
131     def putdata(self):
132         # Pass MISO and MOSI bits and then data to the next PD up the stack.
133         so = self.misodata if self.have_miso else None
134         si = self.mosidata if self.have_mosi else None
135         so_bits = self.misobits if self.have_miso else None
136         si_bits = self.mosibits if self.have_mosi else None
137
138         if self.have_miso:
139             ss, es = self.misobits[-1][1], self.misobits[0][2]
140         if self.have_mosi:
141             ss, es = self.mosibits[-1][1], self.mosibits[0][2]
142
143         self.put(ss, es, self.out_python, ['BITS', si_bits, so_bits])
144         self.put(ss, es, self.out_python, ['DATA', si, so])
145
146         # Bit annotations.
147         if self.have_miso:
148             for bit in self.misobits:
149                 self.put(bit[1], bit[2], self.out_ann, [2, ['%d' % bit[0]]])
150         if self.have_mosi:
151             for bit in self.mosibits:
152                 self.put(bit[1], bit[2], self.out_ann, [3, ['%d' % bit[0]]])
153
154         # Dataword annotations.
155         if self.have_miso:
156             self.put(ss, es, self.out_ann, [0, ['%02X' % self.misodata]])
157         if self.have_mosi:
158             self.put(ss, es, self.out_ann, [1, ['%02X' % self.mosidata]])
159
160     def reset_decoder_state(self):
161         self.misodata = 0 if self.have_miso else None
162         self.mosidata = 0 if self.have_mosi else None
163         self.misobits = [] if self.have_miso else None
164         self.mosibits = [] if self.have_mosi else None
165         self.bitcount = 0
166
167     def handle_bit(self, miso, mosi, clk, cs):
168         # If this is the first bit of a dataword, save its sample number.
169         if self.bitcount == 0:
170             self.startsample = self.samplenum
171             self.cs_was_deasserted = False
172             if self.have_cs:
173                 active_low = (self.options['cs_polarity'] == 'active-low')
174                 deasserted = (cs == 1) if active_low else (cs == 0)
175                 if deasserted:
176                     self.cs_was_deasserted = True
177
178         ws = self.options['wordsize']
179
180         # Receive MISO bit into our shift register.
181         if self.have_miso:
182             if self.options['bitorder'] == 'msb-first':
183                 self.misodata |= miso << (ws - 1 - self.bitcount)
184             else:
185                 self.misodata |= miso << self.bitcount
186
187         # Receive MOSI bit into our shift register.
188         if self.have_mosi:
189             if self.options['bitorder'] == 'msb-first':
190                 self.mosidata |= mosi << (ws - 1 - self.bitcount)
191             else:
192                 self.mosidata |= mosi << self.bitcount
193
194         # Guesstimate the endsample for this bit (can be overridden below).
195         es = self.samplenum
196         if self.bitcount > 0:
197             if self.have_miso:
198                 es += self.samplenum - self.misobits[0][1]
199             elif self.have_mosi:
200                 es += self.samplenum - self.mosibits[0][1]
201
202         if self.have_miso:
203             self.misobits.insert(0, [miso, self.samplenum, es])
204         if self.have_mosi:
205             self.mosibits.insert(0, [mosi, self.samplenum, es])
206
207         if self.bitcount > 0 and self.have_miso:
208             self.misobits[1][2] = self.samplenum
209         if self.bitcount > 0 and self.have_mosi:
210             self.mosibits[1][2] = self.samplenum
211
212         self.bitcount += 1
213
214         # Continue to receive if not enough bits were received, yet.
215         if self.bitcount != ws:
216             return
217
218         self.putdata()
219
220         # Meta bitrate.
221         elapsed = 1 / float(self.samplerate)
222         elapsed *= (self.samplenum - self.startsample + 1)
223         bitrate = int(1 / elapsed * self.options['wordsize'])
224         self.put(self.startsample, self.samplenum, self.out_bitrate, bitrate)
225
226         if self.have_cs and self.cs_was_deasserted:
227             self.putw([4, ['CS# was deasserted during this data word!']])
228
229         self.reset_decoder_state()
230
231     def find_clk_edge(self, miso, mosi, clk, cs):
232         if self.have_cs and self.oldcs != cs:
233             # Send all CS# pin value changes.
234             self.put(self.samplenum, self.samplenum, self.out_python,
235                      ['CS-CHANGE', self.oldcs, cs])
236             self.oldcs = cs
237             # Reset decoder state when CS# changes (and the CS# pin is used).
238             self.reset_decoder_state()
239
240         # Ignore sample if the clock pin hasn't changed.
241         if clk == self.oldclk:
242             return
243
244         self.oldclk = clk
245
246         # Sample data on rising/falling clock edge (depends on mode).
247         mode = spi_mode[self.options['cpol'], self.options['cpha']]
248         if mode == 0 and clk == 0:   # Sample on rising clock edge
249             return
250         elif mode == 1 and clk == 1: # Sample on falling clock edge
251             return
252         elif mode == 2 and clk == 1: # Sample on falling clock edge
253             return
254         elif mode == 3 and clk == 0: # Sample on rising clock edge
255             return
256
257         # Found the correct clock edge, now get the SPI bit(s).
258         self.handle_bit(miso, mosi, clk, cs)
259
260     def decode(self, ss, es, data):
261         if self.samplerate is None:
262             raise Exception("Cannot decode without samplerate.")
263         # Either MISO or MOSI can be omitted (but not both). CS# is optional.
264         for (self.samplenum, pins) in data:
265
266             # Ignore identical samples early on (for performance reasons).
267             if self.oldpins == pins:
268                 continue
269             self.oldpins, (clk, miso, mosi, cs) = pins, pins
270             self.have_miso = (miso in (0, 1))
271             self.have_mosi = (mosi in (0, 1))
272             self.have_cs = (cs in (0, 1))
273
274             # Either MISO or MOSI (but not both) can be omitted.
275             if not (self.have_miso or self.have_mosi):
276                 raise Exception('Either MISO or MOSI (or both) pins required.')
277
278             # State machine.
279             if self.state == 'IDLE':
280                 self.find_clk_edge(miso, mosi, clk, cs)
281             else:
282                 raise Exception('Invalid state: %s' % self.state)
283