0d35c0be8ef9deb741edff19d74824ec24b043ad
[libsigrokdecode.git] / decoders / spi / pd.py
1 ##
2 ## This file is part of the libsigrokdecode project.
3 ##
4 ## Copyright (C) 2011 Gareth McMullin <gareth@blacksphere.co.nz>
5 ## Copyright (C) 2012-2014 Uwe Hermann <uwe@hermann-uwe.de>
6 ##
7 ## This program is free software; you can redistribute it and/or modify
8 ## it under the terms of the GNU General Public License as published by
9 ## the Free Software Foundation; either version 2 of the License, or
10 ## (at your option) any later version.
11 ##
12 ## This program is distributed in the hope that it will be useful,
13 ## but WITHOUT ANY WARRANTY; without even the implied warranty of
14 ## MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
15 ## GNU General Public License for more details.
16 ##
17 ## You should have received a copy of the GNU General Public License
18 ## along with this program; if not, write to the Free Software
19 ## Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
20 ##
21
22 import sigrokdecode as srd
23
24 '''
25 OUTPUT_PYTHON format:
26
27 SPI packet:
28 [<cmd>, <data1>, <data2>]
29
30 Commands:
31  - 'DATA': <data1> contains the MISO data, <data2> contains the MOSI data.
32    The data is _usually_ 8 bits (but can also be fewer or more bits).
33    Both data items are Python numbers (not strings), or None if the respective
34    probe was not supplied.
35  - 'BITS': <data1>/<data2> contain a list of bit values in this MISO/MOSI data
36    item, and for each of those also their respective start-/endsample numbers.
37  - 'CS CHANGE': <data1> is the old CS# pin value, <data2> is the new value.
38    Both data items are Python numbers (0/1), not strings.
39
40 Examples:
41  ['CS-CHANGE', 1, 0]
42  ['DATA', 0xff, 0x3a]
43  ['BITS', [[1, 80, 82], [1, 83, 84], [1, 85, 86], [1, 87, 88],
44            [1, 89, 90], [1, 91, 92], [1, 93, 94], [1, 95, 96]],
45           [[0, 80, 82], [0, 83, 84], [1, 85, 86], [1, 87, 88],
46            [1, 89, 90], [0, 91, 92], [1, 93, 94], [0, 95, 96]]]
47  ['DATA', 0x65, 0x00]
48  ['DATA', 0xa8, None]
49  ['DATA', None, 0x55]
50  ['CS-CHANGE', 0, 1]
51 '''
52
53 # Key: (CPOL, CPHA). Value: SPI mode.
54 # Clock polarity (CPOL) = 0/1: Clock is low/high when inactive.
55 # Clock phase (CPHA) = 0/1: Data is valid on the leading/trailing clock edge.
56 spi_mode = {
57     (0, 0): 0, # Mode 0
58     (0, 1): 1, # Mode 1
59     (1, 0): 2, # Mode 2
60     (1, 1): 3, # Mode 3
61 }
62
63 class Decoder(srd.Decoder):
64     api_version = 1
65     id = 'spi'
66     name = 'SPI'
67     longname = 'Serial Peripheral Interface'
68     desc = 'Full-duplex, synchronous, serial bus.'
69     license = 'gplv2+'
70     inputs = ['logic']
71     outputs = ['spi']
72     probes = [
73         {'id': 'clk', 'name': 'CLK', 'desc': 'Clock'},
74     ]
75     optional_probes = [
76         {'id': 'miso', 'name': 'MISO', 'desc': 'Master in, slave out'},
77         {'id': 'mosi', 'name': 'MOSI', 'desc': 'Master out, slave in'},
78         {'id': 'cs', 'name': 'CS#', 'desc': 'Chip-select'},
79     ]
80     options = {
81         'cs_polarity': ['CS# polarity', 'active-low'],
82         'cpol': ['Clock polarity', 0],
83         'cpha': ['Clock phase', 0],
84         'bitorder': ['Bit order within the SPI data', 'msb-first'],
85         'wordsize': ['Word size of SPI data', 8], # 1-64?
86         'format': ['Data format', 'hex'],
87     }
88     annotations = [
89         ['miso-data', 'MISO data'],
90         ['mosi-data', 'MOSI data'],
91         ['miso-bits', 'MISO bits'],
92         ['mosi-bits', 'MOSI bits'],
93         ['warnings', 'Human-readable warnings'],
94     ]
95     annotation_rows = (
96         ('miso-data', 'MISO data', (0,)),
97         ('miso-bits', 'MISO bits', (2,)),
98         ('mosi-data', 'MOSI data', (1,)),
99         ('mosi-bits', 'MOSI bits', (3,)),
100         ('other', 'Other', (4,)),
101     )
102
103     def __init__(self):
104         self.samplerate = None
105         self.oldclk = 1
106         self.bitcount = 0
107         self.mosidata = 0
108         self.misodata = 0
109         self.mosibits = []
110         self.misobits = []
111         self.startsample = -1
112         self.samplenum = -1
113         self.cs_was_deasserted_during_data_word = 0
114         self.oldcs = -1
115         self.oldpins = None
116         self.have_cs = None
117         self.have_miso = None
118         self.have_mosi = None
119         self.state = 'IDLE'
120
121     def metadata(self, key, value):
122         if key == srd.SRD_CONF_SAMPLERATE:
123             self.samplerate = value
124
125     def start(self):
126         self.out_python = self.register(srd.OUTPUT_PYTHON)
127         self.out_ann = self.register(srd.OUTPUT_ANN)
128         self.out_bitrate = self.register(srd.OUTPUT_META,
129                 meta=(int, 'Bitrate', 'Bitrate during transfers'))
130
131     def putpw(self, data):
132         self.put(self.startsample, self.samplenum, self.out_python, data)
133
134     def putw(self, data):
135         self.put(self.startsample, self.samplenum, self.out_ann, data)
136
137     def putmisobit(self, i, data):
138         self.put(self.misobits[i][1], self.misobits[i][2], self.out_ann, data)
139
140     def putmosibit(self, i, data):
141         self.put(self.mosibits[i][1], self.mosibits[i][2], self.out_ann, data)
142
143     def reset_decoder_state(self):
144         self.misodata = 0 if self.have_miso else None
145         self.mosidata = 0 if self.have_mosi else None
146         self.misobits = [] if self.have_miso else None
147         self.mosibits = [] if self.have_mosi else None
148         self.bitcount = 0
149
150     def handle_bit(self, miso, mosi, clk, cs):
151         # If this is the first bit of a dataword, save its sample number.
152         if self.bitcount == 0:
153             self.startsample = self.samplenum
154             if self.have_cs:
155                 active_low = (self.options['cs_polarity'] == 'active-low')
156                 deasserted = cs if active_low else not cs
157                 if deasserted:
158                     self.cs_was_deasserted_during_data_word = 1
159
160         ws = self.options['wordsize']
161
162         # Receive MOSI bit into our shift register.
163         if self.have_mosi:
164             if self.options['bitorder'] == 'msb-first':
165                 self.mosidata |= mosi << (ws - 1 - self.bitcount)
166             else:
167                 self.mosidata |= mosi << self.bitcount
168
169         # Receive MISO bit into our shift register.
170         if self.have_miso:
171             if self.options['bitorder'] == 'msb-first':
172                 self.misodata |= miso << (ws - 1 - self.bitcount)
173             else:
174                 self.misodata |= miso << self.bitcount
175
176         if self.have_miso:
177             self.misobits.append([miso, self.samplenum, -1])
178         if self.have_mosi:
179             self.mosibits.append([mosi, self.samplenum, -1])
180         if self.bitcount != 0:
181             if self.have_miso:
182                 self.misobits[self.bitcount - 1][2] = self.samplenum
183                 self.putmisobit(self.bitcount - 1, [3, ['%d' % miso]])
184             if self.have_mosi:
185                 self.mosibits[self.bitcount - 1][2] = self.samplenum
186                 self.putmosibit(self.bitcount - 1, [2, ['%d' % mosi]])
187
188         self.bitcount += 1
189
190         # Continue to receive if not enough bits were received, yet.
191         if self.bitcount != ws:
192             return
193
194         si = self.mosidata if self.have_mosi else None
195         so = self.misodata if self.have_miso else None
196         si_bits = self.mosibits if self.have_mosi else None
197         so_bits = self.misobits if self.have_miso else None
198
199         # Pass MOSI and MISO to the next PD up the stack.
200         self.putpw(['DATA', si, so])
201         self.putpw(['BITS', si_bits, so_bits])
202
203         # Annotations.
204         if self.have_miso:
205             self.putw([0, ['%02X' % self.misodata]])
206         if self.have_mosi:
207             self.putw([1, ['%02X' % self.mosidata]])
208
209         # Meta bitrate.
210         elapsed = 1 / float(self.samplerate) * (self.samplenum - self.startsample + 1)
211         bitrate = int(1 / elapsed * self.options['wordsize'])
212         self.put(self.startsample, self.samplenum, self.out_bitrate, bitrate)
213
214         if self.have_cs and self.cs_was_deasserted_during_data_word:
215             self.putw([4, ['CS# was deasserted during this data word!']])
216
217         self.reset_decoder_state()
218
219     def find_clk_edge(self, miso, mosi, clk, cs):
220         if self.have_cs and self.oldcs != cs:
221             # Send all CS# pin value changes.
222             self.put(self.samplenum, self.samplenum, self.out_python,
223                      ['CS-CHANGE', self.oldcs, cs])
224             self.oldcs = cs
225             # Reset decoder state when CS# changes (and the CS# pin is used).
226             self.reset_decoder_state()
227
228         # Ignore sample if the clock pin hasn't changed.
229         if clk == self.oldclk:
230             return
231
232         self.oldclk = clk
233
234         # Sample data on rising/falling clock edge (depends on mode).
235         mode = spi_mode[self.options['cpol'], self.options['cpha']]
236         if mode == 0 and clk == 0:   # Sample on rising clock edge
237             return
238         elif mode == 1 and clk == 1: # Sample on falling clock edge
239             return
240         elif mode == 2 and clk == 1: # Sample on falling clock edge
241             return
242         elif mode == 3 and clk == 0: # Sample on rising clock edge
243             return
244
245         # Found the correct clock edge, now get the SPI bit(s).
246         self.handle_bit(miso, mosi, clk, cs)
247
248     def decode(self, ss, es, data):
249         if self.samplerate is None:
250             raise Exception("Cannot decode without samplerate.")
251         # Either MISO or MOSI can be omitted (but not both). CS# is optional.
252         for (self.samplenum, pins) in data:
253
254             # Ignore identical samples early on (for performance reasons).
255             if self.oldpins == pins:
256                 continue
257             self.oldpins, (clk, miso, mosi, cs) = pins, pins
258             self.have_miso = (miso in (0, 1))
259             self.have_mosi = (mosi in (0, 1))
260             self.have_cs = (cs in (0, 1))
261
262             # State machine.
263             if self.state == 'IDLE':
264                 self.find_clk_edge(miso, mosi, clk, cs)
265             else:
266                 raise Exception('Invalid state: %s' % self.state)
267