]> sigrok.org Git - libsigrokdecode.git/blob - decoders/spi.py
srd: SPI: Support sampling on rising/falling CLK edge.
[libsigrokdecode.git] / decoders / spi.py
1 ##
2 ## This file is part of the sigrok project.
3 ##
4 ## Copyright (C) 2011 Gareth McMullin <gareth@blacksphere.co.nz>
5 ## Copyright (C) 2012 Uwe Hermann <uwe@hermann-uwe.de>
6 ##
7 ## This program is free software; you can redistribute it and/or modify
8 ## it under the terms of the GNU General Public License as published by
9 ## the Free Software Foundation; either version 2 of the License, or
10 ## (at your option) any later version.
11 ##
12 ## This program is distributed in the hope that it will be useful,
13 ## but WITHOUT ANY WARRANTY; without even the implied warranty of
14 ## MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
15 ## GNU General Public License for more details.
16 ##
17 ## You should have received a copy of the GNU General Public License
18 ## along with this program; if not, write to the Free Software
19 ## Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
20 ##
21
22 import sigrokdecode as srd
23
24 # Chip-select options
25 ACTIVE_LOW = 0
26 ACTIVE_HIGH = 1
27
28 # Clock polarity options
29 CPOL_0 = 0 # Clock is low when inactive
30 CPOL_1 = 1 # Clock is high when inactive
31
32 # Clock phase options
33 CPHA_0 = 0 # Data is valid on the rising clock edge
34 CPHA_1 = 1 # Data is valid on the falling clock edge
35
36 # Bit order options
37 MSB_FIRST = 0
38 LSB_FIRST = 1
39
40 spi_mode = {
41     (0, 0): 0, # Mode 0
42     (0, 1): 1, # Mode 1
43     (1, 0): 2, # Mode 2
44     (1, 1): 3, # Mode 3
45 }
46
47 # Annotation formats
48 ANN_HEX = 0
49
50 class Decoder(srd.Decoder):
51     id = 'spi'
52     name = 'SPI'
53     longname = 'Serial Peripheral Interface (SPI) bus'
54     desc = '...desc...'
55     longdesc = '...longdesc...'
56     author = 'Gareth McMullin'
57     email = 'gareth@blacksphere.co.nz'
58     license = 'gplv2+'
59     inputs = ['logic']
60     outputs = ['spi']
61     probes = [
62         {'id': 'mosi', 'name': 'MOSI',
63          'desc': 'SPI MOSI line (Master out, slave in)'},
64         {'id': 'miso', 'name': 'MISO',
65          'desc': 'SPI MISO line (Master in, slave out)'},
66         {'id': 'sck', 'name': 'CLK', 'desc': 'SPI clock line'},
67         {'id': 'cs', 'name': 'CS#', 'desc': 'SPI CS (chip select) line'},
68     ]
69     options = {
70         'cs_active_low': ['CS# active low', ACTIVE_LOW],
71         'cpol': ['Clock polarity', CPOL_0],
72         'cpha': ['Clock phase', CPHA_0],
73         'bitorder': ['Bit order within the SPI data', MSB_FIRST],
74         'wordsize': ['Word size of SPI data', 8], # 1-64?
75     }
76     annotations = [
77         ['Hex', 'SPI data bytes in hex format'],
78     ]
79
80     def __init__(self):
81         self.oldsck = 1
82         self.bitcount = 0
83         self.mosidata = 0
84         self.misodata = 0
85         self.bytesreceived = 0
86         self.samplenum = -1
87
88         # Set protocol decoder option defaults.
89         self.cs_active_low = Decoder.options['cs_active_low'][1]
90         self.cpol = Decoder.options['cpol'][1]
91         self.cpha = Decoder.options['cpha'][1]
92         self.bitorder = Decoder.options['bitorder'][1]
93         self.wordsize = Decoder.options['wordsize'][1]
94
95     def start(self, metadata):
96         self.out_proto = self.add(srd.OUTPUT_PROTO, 'spi')
97         self.out_ann = self.add(srd.OUTPUT_ANN, 'spi')
98
99     def report(self):
100         return 'SPI: %d bytes received' % self.bytesreceived
101
102     def decode(self, ss, es, data):
103         # HACK! At the moment the number of probes is not handled correctly.
104         # E.g. if an input file (-i foo.sr) has more than two probes enabled.
105         # for (samplenum, (mosi, sck, x, y, z, a)) in data:
106         # for (samplenum, (cs, miso, sck, mosi, wp, hold)) in data:
107         for (samplenum, (cs, miso, sck, mosi, wp, hold)) in data:
108
109             self.samplenum += 1 # FIXME
110
111             # Ignore sample if the clock pin hasn't changed.
112             if sck == self.oldsck:
113                 continue
114
115             self.oldsck = sck
116
117             # Sample data on rising/falling clock edge (depends on mode).
118             mode = spi_mode[self.cpol, self.cpha]
119             if mode == 0 and sck == 0:   # Sample on rising clock edge
120                     continue
121             elif mode == 1 and sck == 1: # Sample on falling clock edge
122                     continue
123             elif mode == 2 and sck == 1: # Sample on falling clock edge
124                     continue
125             elif mode == 3 and sck == 0: # Sample on rising clock edge
126                     continue
127
128             # If this is the first bit, save its sample number.
129             if self.bitcount == 0:
130                 self.start_sample = samplenum
131
132             # Receive MOSI bit into our shift register.
133             if self.bitorder == MSB_FIRST:
134                 self.mosidata |= mosi << (self.wordsize - 1 - self.bitcount)
135             else:
136                 self.mosidata |= mosi << self.bitcount
137
138             # Receive MISO bit into our shift register.
139             if self.bitorder == MSB_FIRST:
140                 self.misodata |= miso << (self.wordsize - 1 - self.bitcount)
141             else:
142                 self.misodata |= miso << self.bitcount
143
144             self.bitcount += 1
145
146             # Continue to receive if not a byte yet.
147             if self.bitcount != self.wordsize:
148                 continue
149
150             self.put(self.start_sample, self.samplenum, self.out_proto,
151                      ['data', self.mosidata, self.misodata])
152             self.put(self.start_sample, self.samplenum, self.out_ann,
153                      [ANN_HEX, ['MOSI: 0x%02x, MISO: 0x%02x' % (self.mosidata,
154                      self.misodata)]])
155
156             # Reset decoder state.
157             self.mosidata = 0
158             self.misodata = 0
159             self.bitcount = 0
160
161             # Keep stats for summary.
162             self.bytesreceived += 1
163