decoders/parallel/pd.py

   1 ##
   2 ## This file is part of the libsigrokdecode project.
   3 ##
   4 ## Copyright (C) 2013 Uwe Hermann <uwe@hermann-uwe.de>
   5 ##
   6 ## This program is free software; you can redistribute it and/or modify
   7 ## it under the terms of the GNU General Public License as published by
   8 ## the Free Software Foundation; either version 2 of the License, or
   9 ## (at your option) any later version.
  10 ##
  11 ## This program is distributed in the hope that it will be useful,
  12 ## but WITHOUT ANY WARRANTY; without even the implied warranty of
  13 ## MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  14 ## GNU General Public License for more details.
  15 ##
  16 ## You should have received a copy of the GNU General Public License
  17 ## along with this program; if not, write to the Free Software
  18 ## Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  19 ##
  20
  21 # Parallel (sync) bus protocol decoder
  22
  23 import sigrokdecode as srd
  24
  25 '''
  26 Protocol output format:
  27
  28 Packet:
  29 [<ptype>, <pdata>]
  30
  31 <ptype>, <pdata>
  32  - 'ITEM', [<item>, <itembitsize>]
  33  - 'WORD', [<word>, <wordbitsize>, <worditemcount>]
  34
  35 <item>:
  36  - A single item (a number). It can be of arbitrary size. The max. number
  37    of bits in this item is specified in <itembitsize>.
  38
  39 <itembitsize>:
  40  - The size of an item (in bits). For a 4-bit parallel bus this is 4,
  41    for a 16-bit parallel bus this is 16, and so on.
  42
  43 <word>:
  44  - A single word (a number). It can be of arbitrary size. The max. number
  45    of bits in this word is specified in <wordbitsize>. The (exact) number
  46    of items in this word is specified in <worditemcount>.
  47
  48 <wordbitsize>:
  49  - The size of a word (in bits). For a 2-item word with 8-bit items
  50    <wordbitsize> is 16, for a 3-item word with 4-bit items <wordbitsize>
  51    is 12, and so on.
  52
  53 <worditemcount>:
  54  - The size of a word (in number of items). For a 4-item word (no matter
  55    how many bits each item consists of) <worditemcount> is 4, for a 7-item
  56    word <worditemcount> is 7, and so on.
  57 '''
  58
  59 def probe_list(num_probes):
  60     l = [{'id': 'clk', 'name': 'CLK', 'desc': 'Clock line'}]
  61     for i in range(num_probes):
  62         d = {'id': 'd%d' % i, 'name': 'D%d' % i, 'desc': 'Data line %d' % i}
  63         l.append(d)
  64     return l
  65
  66 class Decoder(srd.Decoder):
  67     api_version = 1
  68     id = 'parallel'
  69     name = 'Parallel'
  70     longname = 'Parallel sync bus'
  71     desc = 'Generic parallel synchronous bus.'
  72     license = 'gplv2+'
  73     inputs = ['logic']
  74     outputs = ['parallel']
  75     probes = []
  76     optional_probes = probe_list(8)
  77     options = {
  78         'clock_edge': ['Clock edge to sample on', 'rising'],
  79         'wordsize': ['Word size of the data', 1],
  80         'endianness': ['Endianness of the data', 'little'],
  81         'format': ['Data format', 'hex'],
  82     }
  83     annotations = [
  84         ['items', 'Items'],
  85         ['words', 'Words'],
  86     ]
  87
  88     def __init__(self):
  89         self.oldclk = None
  90         self.items = []
  91         self.itemcount = 0
  92         self.saved_item = None
  93         self.samplenum = 0
  94         self.oldpins = None
  95         self.ss_item = self.es_item = None
  96         self.first = True
  97         self.state = 'IDLE'
  98
  99     def start(self):
 100         self.out_proto = self.register(srd.OUTPUT_PYTHON)
 101         self.out_ann = self.register(srd.OUTPUT_ANN)
 102
 103     def putpb(self, data):
 104         self.put(self.ss_item, self.es_item, self.out_proto, data)
 105
 106     def putb(self, data):
 107         self.put(self.ss_item, self.es_item, self.out_ann, data)
 108
 109     def putpw(self, data):
 110         self.put(self.ss_word, self.es_word, self.out_proto, data)
 111
 112     def putw(self, data):
 113         self.put(self.ss_word, self.es_word, self.out_ann, data)
 114
 115     def handle_bits(self, datapins):
 116         # If this is the first item in a word, save its sample number.
 117         if self.itemcount == 0:
 118             self.ss_word = self.samplenum
 119
 120         # Get the bits for this item.
 121         item, used_pins = 0, datapins.count(b'\x01') + datapins.count(b'\x00')
 122         for i in range(used_pins):
 123             item |= datapins[i] << i
 124
 125         self.items.append(item)
 126         self.itemcount += 1
 127
 128         if self.first == True:
 129             # Save the start sample and item for later (no output yet).
 130             self.ss_item = self.samplenum
 131             self.first = False
 132             self.saved_item = item
 133         else:
 134             # Output the saved item (from the last CLK edge to the current).
 135             self.es_item = self.samplenum
 136             self.putpb(['ITEM', self.saved_item])
 137             self.putb([0, ['%X' % self.saved_item]])
 138             self.ss_item = self.samplenum
 139             self.saved_item = item
 140
 141         endian, ws = self.options['endianness'], self.options['wordsize']
 142
 143         # Get as many items as the configured wordsize says.
 144         if self.itemcount < ws:
 145             return
 146
 147         # Output annotations/proto for a word (a collection of items).
 148         word = 0
 149         for i in range(ws):
 150             if endian == 'little':
 151                 word |= self.items[i] << ((ws - 1 - i) * used_pins)
 152             elif endian == 'big':
 153                 word |= self.items[i] << (i * used_pins)
 154
 155         self.es_word = self.samplenum
 156         # self.putpw(['WORD', word])
 157         # self.putw([1, ['%X' % word]])
 158         self.ss_word = self.samplenum
 159
 160         self.itemcount, self.items = 0, []
 161
 162     def find_clk_edge(self, clk, datapins):
 163         # Ignore sample if the clock pin hasn't changed.
 164         if clk == self.oldclk:
 165             return
 166         self.oldclk = clk
 167
 168         # Sample data on rising/falling clock edge (depends on config).
 169         c = self.options['clock_edge']
 170         if c == 'rising' and clk == 0: # Sample on rising clock edge.
 171             return
 172         elif c == 'falling' and clk == 1: # Sample on falling clock edge.
 173             return
 174
 175         # Found the correct clock edge, now get the bits.
 176         self.handle_bits(datapins)
 177
 178     def decode(self, ss, es, data):
 179         for (self.samplenum, pins) in data:
 180
 181             # Ignore identical samples early on (for performance reasons).
 182             if self.oldpins == pins:
 183                 continue
 184             self.oldpins = pins
 185
 186             # State machine.
 187             if self.state == 'IDLE':
 188                 if pins[0] not in (0, 1):
 189                     self.handle_bits(pins[1:])
 190                 else:
 191                     self.find_clk_edge(pins[0], pins[1:])
 192             else:
 193                 raise Exception('Invalid state: %s' % self.state)
 194