decoders/parallel/pd.py

   1 ##
   2 ## This file is part of the libsigrokdecode project.
   3 ##
   4 ## Copyright (C) 2013 Uwe Hermann <uwe@hermann-uwe.de>
   5 ##
   6 ## This program is free software; you can redistribute it and/or modify
   7 ## it under the terms of the GNU General Public License as published by
   8 ## the Free Software Foundation; either version 2 of the License, or
   9 ## (at your option) any later version.
  10 ##
  11 ## This program is distributed in the hope that it will be useful,
  12 ## but WITHOUT ANY WARRANTY; without even the implied warranty of
  13 ## MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  14 ## GNU General Public License for more details.
  15 ##
  16 ## You should have received a copy of the GNU General Public License
  17 ## along with this program; if not, write to the Free Software
  18 ## Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  19 ##
  20
  21 import sigrokdecode as srd
  22
  23 '''
  24 OUTPUT_PYTHON format:
  25
  26 Packet:
  27 [<ptype>, <pdata>]
  28
  29 <ptype>, <pdata>
  30  - 'ITEM', [<item>, <itembitsize>]
  31  - 'WORD', [<word>, <wordbitsize>, <worditemcount>]
  32
  33 <item>:
  34  - A single item (a number). It can be of arbitrary size. The max. number
  35    of bits in this item is specified in <itembitsize>.
  36
  37 <itembitsize>:
  38  - The size of an item (in bits). For a 4-bit parallel bus this is 4,
  39    for a 16-bit parallel bus this is 16, and so on.
  40
  41 <word>:
  42  - A single word (a number). It can be of arbitrary size. The max. number
  43    of bits in this word is specified in <wordbitsize>. The (exact) number
  44    of items in this word is specified in <worditemcount>.
  45
  46 <wordbitsize>:
  47  - The size of a word (in bits). For a 2-item word with 8-bit items
  48    <wordbitsize> is 16, for a 3-item word with 4-bit items <wordbitsize>
  49    is 12, and so on.
  50
  51 <worditemcount>:
  52  - The size of a word (in number of items). For a 4-item word (no matter
  53    how many bits each item consists of) <worditemcount> is 4, for a 7-item
  54    word <worditemcount> is 7, and so on.
  55 '''
  56
  57 def probe_list(num_probes):
  58     l = [{'id': 'clk', 'name': 'CLK', 'desc': 'Clock line'}]
  59     for i in range(num_probes):
  60         d = {'id': 'd%d' % i, 'name': 'D%d' % i, 'desc': 'Data line %d' % i}
  61         l.append(d)
  62     return l
  63
  64 class Decoder(srd.Decoder):
  65     api_version = 1
  66     id = 'parallel'
  67     name = 'Parallel'
  68     longname = 'Parallel sync bus'
  69     desc = 'Generic parallel synchronous bus.'
  70     license = 'gplv2+'
  71     inputs = ['logic']
  72     outputs = ['parallel']
  73     optional_probes = probe_list(8)
  74     options = (
  75         {'id': 'clock_edge', 'desc': 'Clock edge to sample on',
  76             'default': 'rising', 'values': ('rising', 'falling')},
  77         {'id': 'wordsize', 'desc': 'Word size of the data',
  78             'default': 1},
  79         {'id': 'endianness', 'desc': 'Endianness of the data',
  80             'default': 'little', 'values': ('little', 'big')},
  81     )
  82     annotations = [
  83         ['items', 'Items'],
  84         ['words', 'Words'],
  85     ]
  86
  87     def __init__(self):
  88         self.oldclk = None
  89         self.items = []
  90         self.itemcount = 0
  91         self.saved_item = None
  92         self.samplenum = 0
  93         self.oldpins = None
  94         self.ss_item = self.es_item = None
  95         self.first = True
  96         self.state = 'IDLE'
  97
  98     def start(self):
  99         self.out_python = self.register(srd.OUTPUT_PYTHON)
 100         self.out_ann = self.register(srd.OUTPUT_ANN)
 101
 102     def putpb(self, data):
 103         self.put(self.ss_item, self.es_item, self.out_python, data)
 104
 105     def putb(self, data):
 106         self.put(self.ss_item, self.es_item, self.out_ann, data)
 107
 108     def putpw(self, data):
 109         self.put(self.ss_word, self.es_word, self.out_python, data)
 110
 111     def putw(self, data):
 112         self.put(self.ss_word, self.es_word, self.out_ann, data)
 113
 114     def handle_bits(self, datapins):
 115         # If this is the first item in a word, save its sample number.
 116         if self.itemcount == 0:
 117             self.ss_word = self.samplenum
 118
 119         # Get the bits for this item.
 120         item, used_pins = 0, datapins.count(b'\x01') + datapins.count(b'\x00')
 121         for i in range(used_pins):
 122             item |= datapins[i] << i
 123
 124         self.items.append(item)
 125         self.itemcount += 1
 126
 127         if self.first == True:
 128             # Save the start sample and item for later (no output yet).
 129             self.ss_item = self.samplenum
 130             self.first = False
 131             self.saved_item = item
 132         else:
 133             # Output the saved item (from the last CLK edge to the current).
 134             self.es_item = self.samplenum
 135             self.putpb(['ITEM', self.saved_item])
 136             self.putb([0, ['%X' % self.saved_item]])
 137             self.ss_item = self.samplenum
 138             self.saved_item = item
 139
 140         endian, ws = self.options['endianness'], self.options['wordsize']
 141
 142         # Get as many items as the configured wordsize says.
 143         if self.itemcount < ws:
 144             return
 145
 146         # Output annotations/python for a word (a collection of items).
 147         word = 0
 148         for i in range(ws):
 149             if endian == 'little':
 150                 word |= self.items[i] << ((ws - 1 - i) * used_pins)
 151             elif endian == 'big':
 152                 word |= self.items[i] << (i * used_pins)
 153
 154         self.es_word = self.samplenum
 155         # self.putpw(['WORD', word])
 156         # self.putw([1, ['%X' % word]])
 157         self.ss_word = self.samplenum
 158
 159         self.itemcount, self.items = 0, []
 160
 161     def find_clk_edge(self, clk, datapins):
 162         # Ignore sample if the clock pin hasn't changed.
 163         if clk == self.oldclk:
 164             return
 165         self.oldclk = clk
 166
 167         # Sample data on rising/falling clock edge (depends on config).
 168         c = self.options['clock_edge']
 169         if c == 'rising' and clk == 0: # Sample on rising clock edge.
 170             return
 171         elif c == 'falling' and clk == 1: # Sample on falling clock edge.
 172             return
 173
 174         # Found the correct clock edge, now get the bits.
 175         self.handle_bits(datapins)
 176
 177     def decode(self, ss, es, data):
 178         for (self.samplenum, pins) in data:
 179
 180             # Ignore identical samples early on (for performance reasons).
 181             if self.oldpins == pins:
 182                 continue
 183             self.oldpins = pins
 184
 185             # State machine.
 186             if self.state == 'IDLE':
 187                 if pins[0] not in (0, 1):
 188                     self.handle_bits(pins[1:])
 189                 else:
 190                     self.find_clk_edge(pins[0], pins[1:])
 191             else:
 192                 raise Exception('Invalid state: %s' % self.state)
 193