decoders/lpc/pd.py

   1 ##
   2 ## This file is part of the libsigrokdecode project.
   3 ##
   4 ## Copyright (C) 2012-2013 Uwe Hermann <uwe@hermann-uwe.de>
   5 ##
   6 ## This program is free software; you can redistribute it and/or modify
   7 ## it under the terms of the GNU General Public License as published by
   8 ## the Free Software Foundation; either version 2 of the License, or
   9 ## (at your option) any later version.
  10 ##
  11 ## This program is distributed in the hope that it will be useful,
  12 ## but WITHOUT ANY WARRANTY; without even the implied warranty of
  13 ## MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  14 ## GNU General Public License for more details.
  15 ##
  16 ## You should have received a copy of the GNU General Public License
  17 ## along with this program; if not, write to the Free Software
  18 ## Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  19 ##
  20
  21 # LPC protocol decoder
  22
  23 import sigrokdecode as srd
  24
  25 # ...
  26 fields = {
  27     # START field (indicates start or stop of a transaction)
  28     'START': {
  29         0b0000: 'Start of cycle for a target',
  30         0b0001: 'Reserved',
  31         0b0010: 'Grant for bus master 0',
  32         0b0011: 'Grant for bus master 1',
  33         0b0100: 'Reserved',
  34         0b0101: 'Reserved',
  35         0b0110: 'Reserved',
  36         0b0111: 'Reserved',
  37         0b1000: 'Reserved',
  38         0b1001: 'Reserved',
  39         0b1010: 'Reserved',
  40         0b1011: 'Reserved',
  41         0b1100: 'Reserved',
  42         0b1101: 'Start of cycle for a Firmware Memory Read cycle',
  43         0b1110: 'Start of cycle for a Firmware Memory Write cycle',
  44         0b1111: 'Stop/abort (end of a cycle for a target)',
  45     },
  46     # Cycle type / direction field
  47     # Bit 0 (LAD[0]) is unused, should always be 0.
  48     # Neither host nor peripheral are allowed to drive 0b11x0.
  49     'CT_DR': {
  50         0b0000: 'I/O read',
  51         0b0010: 'I/O write',
  52         0b0100: 'Memory read',
  53         0b0110: 'Memory write',
  54         0b1000: 'DMA read',
  55         0b1010: 'DMA write',
  56         0b1100: 'Reserved / not allowed',
  57         0b1110: 'Reserved / not allowed',
  58     },
  59     # SIZE field (determines how many bytes are to be transferred)
  60     # Bits[3:2] are reserved, must be driven to 0b00.
  61     # Neither host nor peripheral are allowed to drive 0b0010.
  62     'SIZE': {
  63         0b0000: '8 bits (1 byte)',
  64         0b0001: '16 bits (2 bytes)',
  65         0b0010: 'Reserved / not allowed',
  66         0b0011: '32 bits (4 bytes)',
  67     },
  68     # CHANNEL field (bits[2:0] contain the DMA channel number)
  69     'CHANNEL': {
  70         0b0000: '0',
  71         0b0001: '1',
  72         0b0010: '2',
  73         0b0011: '3',
  74         0b0100: '4',
  75         0b0101: '5',
  76         0b0110: '6',
  77         0b0111: '7',
  78     },
  79     # SYNC field (used to add wait states)
  80     'SYNC': {
  81         0b0000: 'Ready',
  82         0b0001: 'Reserved',
  83         0b0010: 'Reserved',
  84         0b0011: 'Reserved',
  85         0b0100: 'Reserved',
  86         0b0101: 'Short wait',
  87         0b0110: 'Long wait',
  88         0b0111: 'Reserved',
  89         0b1000: 'Reserved',
  90         0b1001: 'Ready more (DMA only)',
  91         0b1010: 'Error',
  92         0b1011: 'Reserved',
  93         0b1100: 'Reserved',
  94         0b1101: 'Reserved',
  95         0b1110: 'Reserved',
  96         0b1111: 'Reserved',
  97     },
  98 }
  99
 100 class Decoder(srd.Decoder):
 101     api_version = 1
 102     id = 'lpc'
 103     name = 'LPC'
 104     longname = 'Low-Pin-Count'
 105     desc = 'Protocol for low-bandwidth devices on PC mainboards.'
 106     license = 'gplv2+'
 107     inputs = ['logic']
 108     outputs = ['lpc']
 109     probes = [
 110         {'id': 'lframe', 'name': 'LFRAME#', 'desc': 'TODO'},
 111         {'id': 'lclk',   'name': 'LCLK',    'desc': 'TODO'},
 112         {'id': 'lad0',   'name': 'LAD[0]',  'desc': 'TODO'},
 113         {'id': 'lad1',   'name': 'LAD[1]',  'desc': 'TODO'},
 114         {'id': 'lad2',   'name': 'LAD[2]',  'desc': 'TODO'},
 115         {'id': 'lad3',   'name': 'LAD[3]',  'desc': 'TODO'},
 116     ]
 117     optional_probes = [
 118         {'id': 'lreset', 'name': 'LRESET#', 'desc': 'TODO'},
 119         {'id': 'ldrq',   'name': 'LDRQ#',   'desc': 'TODO'},
 120         {'id': 'serirq', 'name': 'SERIRQ',  'desc': 'TODO'},
 121         {'id': 'clkrun', 'name': 'CLKRUN#', 'desc': 'TODO'},
 122         {'id': 'lpme',   'name': 'LPME#',   'desc': 'TODO'},
 123         {'id': 'lpcpd',  'name': 'LPCPD#',  'desc': 'TODO'},
 124         {'id': 'lsmi',   'name': 'LSMI#',   'desc': 'TODO'},
 125     ]
 126     options = {}
 127     annotations = [
 128         ['warnings', 'Warnings'],
 129         ['start', 'Start'],
 130         ['cycle_type', 'Cycle-type/direction'],
 131         ['addr', 'Address'],
 132         ['tar1', 'Turn-around cycle 1'],
 133         ['sync', 'Sync'],
 134         ['data', 'Data'],
 135         ['tar2', 'Turn-around cycle 2'],
 136     ]
 137
 138     def __init__(self, **kwargs):
 139         self.state = 'IDLE'
 140         self.oldlclk = -1
 141         self.samplenum = 0
 142         self.clocknum = 0
 143         self.lad = -1
 144         self.addr = 0
 145         self.cur_nibble = 0
 146         self.cycle_type = -1
 147         self.databyte = 0
 148         self.tarcount = 0
 149         self.synccount = 0
 150         self.oldpins = None
 151
 152     def start(self, metadata):
 153         # self.out_proto = self.add(srd.OUTPUT_PROTO, 'lpc')
 154         self.out_ann = self.add(srd.OUTPUT_ANN, 'lpc')
 155
 156     def report(self):
 157         pass
 158
 159     def putb(self, data):
 160         self.put(0, 0, self.out_ann, data)
 161
 162     def handle_get_start(self, lad, lad_bits, lframe):
 163         # LAD[3:0]: START field (1 clock cycle).
 164
 165         # The last value of LAD[3:0] before LFRAME# gets de-asserted is what
 166         # the peripherals must use. However, the host can keep LFRAME# asserted
 167         # multiple clocks, and we output all START fields that occur, even
 168         # though the peripherals are supposed to ignore all but the last one.
 169         s = fields['START'][lad]
 170         self.putb([1, [s]])
 171
 172         # Output a warning if LAD[3:0] changes while LFRAME# is low.
 173         # TODO
 174         if (self.lad != -1 and self.lad != lad):
 175             self.putb([0, ['LAD[3:0] changed while LFRAME# was asserted']])
 176
 177         # LFRAME# is asserted (low). Wait until it gets de-asserted again
 178         # (the host is allowed to keep it asserted multiple clocks).
 179         if lframe != 1:
 180             return
 181
 182         self.start_field = self.lad
 183         self.state = 'GET CT/DR'
 184
 185     def handle_get_ct_dr(self, lad, lad_bits):
 186         # LAD[3:0]: Cycle type / direction field (1 clock cycle).
 187
 188         self.cycle_type = fields['CT_DR'][lad]
 189
 190         # TODO: Warning/error on invalid cycle types.
 191         if self.cycle_type == 'Reserved':
 192             self.putb([0, ['Invalid cycle type (%s)' % lad_bits]])
 193
 194         # ...
 195         self.putb([2, ['Cycle type: %s' % self.cycle_type]])
 196
 197         self.state = 'GET ADDR'
 198         self.addr = 0
 199         self.cur_nibble = 0
 200
 201     def handle_get_addr(self, lad, lad_bits):
 202         # LAD[3:0]: ADDR field (4/8/0 clock cycles).
 203
 204         # I/O cycles: 4 ADDR clocks. Memory cycles: 8 ADDR clocks.
 205         # DMA cycles: no ADDR clocks at all.
 206         if self.cycle_type in ('I/O read', 'I/O write'):
 207             addr_nibbles = 4 # Address is 16bits.
 208         elif self.cycle_type in ('Memory read', 'Memory write'):
 209             addr_nibbles = 8 # Address is 32bits.
 210         else:
 211             addr_nibbles = 0 # TODO: How to handle later on?
 212
 213         # Addresses are driven MSN-first.
 214         offset = ((addr_nibbles - 1) - self.cur_nibble) * 4
 215         self.addr |= (lad << offset)
 216
 217         # Continue if we haven't seen all ADDR cycles, yet.
 218         if (self.cur_nibble < addr_nibbles - 1):
 219             self.cur_nibble += 1
 220             return
 221
 222         s = 'Address: 0x%%0%dx' % addr_nibbles
 223         self.putb([3, [s % self.addr]])
 224
 225         self.state = 'GET TAR'
 226         self.tar_count = 0
 227
 228     def handle_get_tar(self, lad, lad_bits):
 229         # LAD[3:0]: First TAR (turn-around) field (2 clock cycles).
 230
 231         self.putb([4, ['TAR, cycle %d: %s' % (self.tarcount, lad_bits)]])
 232
 233         # On the first TAR clock cycle LAD[3:0] is driven to 1111 by
 234         # either the host or peripheral. On the second clock cycle,
 235         # the host or peripheral tri-states LAD[3:0], but its value
 236         # should still be 1111, due to pull-ups on the LAD lines.
 237         if lad_bits != '1111':
 238             self.putb([0, ['TAR, cycle %d: %s (expected 1111)' % \
 239                            (self.tarcount, lad_bits)]])
 240
 241         if (self.tarcount != 1):
 242             self.tarcount += 1
 243             return
 244
 245         self.tarcount = 0
 246         self.state = 'GET SYNC'
 247
 248     def handle_get_sync(self, lad, lad_bits):
 249         # LAD[3:0]: SYNC field (1-n clock cycles).
 250
 251         self.sync_val = lad_bits
 252         self.cycle_type = fields['SYNC'][lad]
 253
 254         # TODO: Warnings if reserved value are seen?
 255         if self.cycle_type == 'Reserved':
 256             self.putb([0, ['SYNC, cycle %d: %s (reserved value)' % \
 257                            (self.synccount, self.sync_val)]])
 258
 259         self.putb([5, ['SYNC, cycle %d: %s' % (self.synccount, self.sync_val)]])
 260
 261         # TODO
 262
 263         self.cycle_count = 0
 264         self.state = 'GET DATA'
 265
 266     def handle_get_data(self, lad, lad_bits):
 267         # LAD[3:0]: DATA field (2 clock cycles).
 268
 269         # Data is driven LSN-first.
 270         if (self.cycle_count == 0):
 271             self.databyte = lad
 272         elif (self.cycle_count == 1):
 273             self.databyte |= (lad << 4)
 274         else:
 275             raise Exception('Invalid cycle_count: %d' % self.cycle_count)
 276
 277         if (self.cycle_count != 1):
 278             self.cycle_count += 1
 279             return
 280
 281         self.putb([6, ['DATA: 0x%02x' % self.databyte]])
 282
 283         self.cycle_count = 0
 284         self.state = 'GET TAR2'
 285
 286     def handle_get_tar2(self, lad, lad_bits):
 287         # LAD[3:0]: Second TAR field (2 clock cycles).
 288
 289         self.putb([7, ['TAR, cycle %d: %s' % (self.tarcount, lad_bits)]])
 290
 291         # On the first TAR clock cycle LAD[3:0] is driven to 1111 by
 292         # either the host or peripheral. On the second clock cycle,
 293         # the host or peripheral tri-states LAD[3:0], but its value
 294         # should still be 1111, due to pull-ups on the LAD lines.
 295         if lad_bits != '1111':
 296             self.putb([0, ['Warning: TAR, cycle %d: %s (expected 1111)'
 297                            % (self.tarcount, lad_bits)]])
 298
 299         if (self.tarcount != 1):
 300             self.tarcount += 1
 301             return
 302
 303         self.tarcount = 0
 304         self.state = 'IDLE'
 305
 306     def decode(self, ss, es, data):
 307         for (samplenum, pins) in data:
 308
 309             # If none of the pins changed, there's nothing to do.
 310             if self.oldpins == pins:
 311                 continue
 312
 313             # Store current pin values for the next round.
 314             self.oldpins = pins
 315
 316             # Get individual pin values into local variables.
 317             (lframe, lclk, lad0, lad1, lad2, lad3) = pins[:6]
 318             (lreset, ldrq, serirq, clkrun, lpme, lpcpd, lsmi) = pins[6:]
 319
 320             # Only look at the signals upon rising LCLK edges. The LPC clock
 321             # is the same as the PCI clock (which is sampled at rising edges).
 322             if not (self.oldlclk == 0 and lclk == 1):
 323                 self.oldlclk = lclk
 324                 continue
 325
 326             # Store LAD[3:0] bit values (one nibble) in local variables.
 327             # Most (but not all) states need this.
 328             if self.state != 'IDLE':
 329                 lad = (lad3 << 3) | (lad2 << 2) | (lad1 << 1) | lad0
 330                 lad_bits = bin(lad)[2:].zfill(4)
 331                 # self.putb([0, ['LAD: %s' % lad_bits]])
 332
 333             # TODO: Only memory read/write is currently supported/tested.
 334
 335             # State machine
 336             if self.state == 'IDLE':
 337                 # A valid LPC cycle starts with LFRAME# being asserted (low).
 338                 if lframe != 0:
 339                    continue
 340                 self.state = 'GET START'
 341                 self.lad = -1
 342                 # self.clocknum = 0
 343             elif self.state == 'GET START':
 344                 self.handle_get_start(lad, lad_bits, lframe)
 345             elif self.state == 'GET CT/DR':
 346                 self.handle_get_ct_dr(lad, lad_bits)
 347             elif self.state == 'GET ADDR':
 348                 self.handle_get_addr(lad, lad_bits)
 349             elif self.state == 'GET TAR':
 350                 self.handle_get_tar(lad, lad_bits)
 351             elif self.state == 'GET SYNC':
 352                 self.handle_get_sync(lad, lad_bits)
 353             elif self.state == 'GET DATA':
 354                 self.handle_get_data(lad, lad_bits)
 355             elif self.state == 'GET TAR2':
 356                 self.handle_get_tar2(lad, lad_bits)
 357             else:
 358                 raise Exception('Invalid state: %s' % self.state)
 359