license: remove FSF postal address from boiler plate license text
[libsigrokdecode.git] / decoders / jitter / pd.py
1 ##
2 ## This file is part of the libsigrokdecode project.
3 ##
4 ## Copyright (C) 2014 Sebastien Bourdelin <sebastien.bourdelin@savoirfairelinux.com>
5 ##
6 ## This program is free software; you can redistribute it and/or modify
7 ## it under the terms of the GNU General Public License as published by
8 ## the Free Software Foundation; either version 2 of the License, or
9 ## (at your option) any later version.
10 ##
11 ## This program is distributed in the hope that it will be useful,
12 ## but WITHOUT ANY WARRANTY; without even the implied warranty of
13 ## MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
14 ## GNU General Public License for more details.
15 ##
16 ## You should have received a copy of the GNU General Public License
17 ## along with this program; if not, see <http://www.gnu.org/licenses/>.
18 ##
19
20 import sigrokdecode as srd
21
22 # Helper dictionary for edge detection.
23 edge_detector = {
24     'rising':  lambda x, y: bool(not x and y),
25     'falling': lambda x, y: bool(x and not y),
26     'both':    lambda x, y: bool(x ^ y),
27 }
28
29 class SamplerateError(Exception):
30     pass
31
32 class Decoder(srd.Decoder):
33     api_version = 3
34     id = 'jitter'
35     name = 'Jitter'
36     longname = 'Timing jitter calculation'
37     desc = 'Retrieves the timing jitter between two digital signals.'
38     license = 'gplv2+'
39     inputs = ['logic']
40     outputs = ['jitter']
41     channels = (
42         {'id': 'clk', 'name': 'Clock', 'desc': 'Clock reference channel'},
43         {'id': 'sig', 'name': 'Resulting signal', 'desc': 'Resulting signal controlled by the clock'},
44     )
45     options = (
46         {'id': 'clk_polarity', 'desc': 'Clock edge polarity',
47             'default': 'rising', 'values': ('rising', 'falling', 'both')},
48         {'id': 'sig_polarity', 'desc': 'Resulting signal edge polarity',
49             'default': 'rising', 'values': ('rising', 'falling', 'both')},
50     )
51     annotations = (
52         ('jitter', 'Jitter value'),
53         ('clk_missed', 'Clock missed'),
54         ('sig_missed', 'Signal missed'),
55     )
56     annotation_rows = (
57         ('jitter', 'Jitter values', (0,)),
58         ('clk_missed', 'Clock missed', (1,)),
59         ('sig_missed', 'Signal missed', (2,)),
60     )
61     binary = (
62         ('ascii-float', 'Jitter values as newline-separated ASCII floats'),
63     )
64
65     def __init__(self):
66         self.state = 'CLK'
67         self.samplerate = None
68         self.oldclk, self.oldsig = 0, 0
69         self.clk_start = None
70         self.sig_start = None
71         self.clk_missed = 0
72         self.sig_missed = 0
73
74     def start(self):
75         self.clk_edge = edge_detector[self.options['clk_polarity']]
76         self.sig_edge = edge_detector[self.options['sig_polarity']]
77         self.out_ann = self.register(srd.OUTPUT_ANN)
78         self.out_binary = self.register(srd.OUTPUT_BINARY)
79         self.out_clk_missed = self.register(srd.OUTPUT_META,
80             meta=(int, 'Clock missed', 'Clock transition missed'))
81         self.out_sig_missed = self.register(srd.OUTPUT_META,
82             meta=(int, 'Signal missed', 'Resulting signal transition missed'))
83
84     def metadata(self, key, value):
85         if key == srd.SRD_CONF_SAMPLERATE:
86             self.samplerate = value
87
88     # Helper function for jitter time annotations.
89     def putx(self, delta):
90         # Adjust granularity.
91         if delta == 0 or delta >= 1:
92             delta_s = '%.1fs' % (delta)
93         elif delta <= 1e-12:
94             delta_s = '%.1ffs' % (delta * 1e15)
95         elif delta <= 1e-9:
96             delta_s = '%.1fps' % (delta * 1e12)
97         elif delta <= 1e-6:
98             delta_s = '%.1fns' % (delta * 1e9)
99         elif delta <= 1e-3:
100             delta_s = '%.1fμs' % (delta * 1e6)
101         else:
102             delta_s = '%.1fms' % (delta * 1e3)
103
104         self.put(self.clk_start, self.sig_start, self.out_ann, [0, [delta_s]])
105
106     # Helper function for ASCII float jitter values (one value per line).
107     def putb(self, delta):
108         if delta is None:
109             return
110         # Format the delta to an ASCII float value terminated by a newline.
111         x = str(delta) + '\n'
112         self.put(self.clk_start, self.sig_start, self.out_binary,
113                  [0, x.encode('UTF-8')])
114
115     # Helper function for missed clock and signal annotations.
116     def putm(self, data):
117         self.put(self.samplenum, self.samplenum, self.out_ann, data)
118
119     def handle_clk(self, clk, sig):
120         if self.clk_start == self.samplenum:
121             # Clock transition already treated.
122             # We have done everything we can with this sample.
123             return True
124
125         if self.clk_edge(self.oldclk, clk):
126             # Clock edge found.
127             # We note the sample and move to the next state.
128             self.clk_start = self.samplenum
129             self.state = 'SIG'
130             return False
131         else:
132             if self.sig_start is not None \
133                and self.sig_start != self.samplenum \
134                and self.sig_edge(self.oldsig, sig):
135                 # If any transition in the resulting signal
136                 # occurs while we are waiting for a clock,
137                 # we increase the missed signal counter.
138                 self.sig_missed += 1
139                 self.put(self.samplenum, self.samplenum, self.out_sig_missed, self.sig_missed)
140                 self.putm([2, ['Missed signal', 'MS']])
141             # No clock edge found, we have done everything we
142             # can with this sample.
143             return True
144
145     def handle_sig(self, clk, sig):
146         if self.sig_start == self.samplenum:
147             # Signal transition already treated.
148             # We have done everything we can with this sample.
149             return True
150
151         if self.sig_edge(self.oldsig, sig):
152             # Signal edge found.
153             # We note the sample, calculate the jitter
154             # and move to the next state.
155             self.sig_start = self.samplenum
156             self.state = 'CLK'
157             # Calculate and report the timing jitter.
158             delta = (self.sig_start - self.clk_start) / self.samplerate
159             self.putx(delta)
160             self.putb(delta)
161             return False
162         else:
163             if self.clk_start != self.samplenum \
164                and self.clk_edge(self.oldclk, clk):
165                 # If any transition in the clock signal
166                 # occurs while we are waiting for a resulting
167                 # signal, we increase the missed clock counter.
168                 self.clk_missed += 1
169                 self.put(self.samplenum, self.samplenum, self.out_clk_missed, self.clk_missed)
170                 self.putm([1, ['Missed clock', 'MC']])
171             # No resulting signal edge found, we have done
172             # everything we can with this sample.
173             return True
174
175     def decode(self):
176         if not self.samplerate:
177             raise SamplerateError('Cannot decode without samplerate.')
178         while True:
179             # Wait for a transition on CLK and/or SIG.
180             clk, sig = self.wait([{0: 'e'}, {1: 'e'}])
181
182             # State machine:
183             # For each sample we can move 2 steps forward in the state machine.
184             while True:
185                 # Clock state has the lead.
186                 if self.state == 'CLK':
187                     if self.handle_clk(clk, sig):
188                         break
189                 if self.state == 'SIG':
190                     if self.handle_sig(clk, sig):
191                         break
192
193             # Save current CLK/SIG values for the next round.
194             self.oldclk, self.oldsig = clk, sig