src/hardware/kingst-la2016/protocol.c

   1 /*
   2  * This file is part of the libsigrok project.
   3  *
   4  * Copyright (C) 2020 Florian Schmidt <schmidt_florian@gmx.de>
   5  * Copyright (C) 2013 Marcus Comstedt <marcus@mc.pp.se>
   6  * Copyright (C) 2013 Bert Vermeulen <bert@biot.com>
   7  * Copyright (C) 2012 Joel Holdsworth <joel@airwebreathe.org.uk>
   8  *
   9  * This program is free software: you can redistribute it and/or modify
  10  * it under the terms of the GNU General Public License as published by
  11  * the Free Software Foundation, either version 3 of the License, or
  12  * (at your option) any later version.
  13  *
  14  * This program is distributed in the hope that it will be useful,
  15  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  16  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  17  * GNU General Public License for more details.
  18  *
  19  * You should have received a copy of the GNU General Public License
  20  * along with this program.  If not, see <http://www.gnu.org/licenses/>.
  21  */
  22
  23 #include <config.h>
  24 #include <stdint.h>
  25 #include <string.h>
  26 #include <glib.h>
  27 #include <glib/gstdio.h>
  28 #include <stdio.h>
  29 #include <errno.h>
  30 #include <math.h>
  31 #include <inttypes.h>
  32 #include <libsigrok/libsigrok.h>
  33 #include "libsigrok-internal.h"
  34 #include "protocol.h"
  35
  36 #define FPGA_FIRMWARE   "kingst-la2016a-fpga.bitstream"
  37 #define UC_FIRMWARE     "kingst-la-%04x.fw"
  38
  39 #define MAX_SAMPLE_RATE  SR_MHZ(200)
  40 #define MAX_SAMPLE_DEPTH 10e9
  41 #define MAX_PWM_FREQ     SR_MHZ(20)
  42 #define PWM_CLOCK        SR_MHZ(200)
  43
  44 /* usb vendor class control requests to the cypress FX2 microcontroller */
  45 #define CMD_EEPROM      0xa2    /* ctrl_in reads, ctrl_out writes */
  46 #define CMD_FPGA_INIT   0x50    /* used before and after FPGA bitstream loading */
  47 #define CMD_FPGA_SPI    0x20    /* access registers in the FPGA over SPI bus, ctrl_in reads, ctrl_out writes */
  48 #define CMD_FPGA_ENABLE 0x10
  49 #define CMD_BULK_RESET  0x38    /* flush FX2 usb endpoint 6 IN fifos */
  50 #define CMD_BULK_START  0x30    /* begin transfer of capture data via usb endpoint 6 IN */
  51 #define CMD_KAUTH       0x60    /* communicate with authentication ic U10, not used */
  52
  53 /*
  54  * fpga spi register addresses for control request CMD_FPGA_SPI:
  55  * There are around 60 byte-wide registers within the fpga and
  56  * these are the base addresses used for accessing them.
  57  * On the spi bus, the msb of the address byte is set for read
  58  * and cleared for write, but that is handled by the fx2 mcu
  59  * as appropriate. In this driver code just use IN transactions
  60  * to read, OUT to write.
  61  */
  62 #define REG_RUN         0x00    /* read capture status, write capture start */
  63 #define REG_PWM_EN      0x02    /* user pwm channels on/off */
  64 #define REG_CAPT_MODE   0x03    /* set to 0x00 for capture to sdram, 0x01 bypass sdram for streaming */
  65 #define REG_BULK        0x08    /* write start address and number of bytes for capture data bulk upload */
  66 #define REG_SAMPLING    0x10    /* write capture config, read capture data location in sdram */
  67 #define REG_TRIGGER     0x20    /* write level and edge trigger config */
  68 #define REG_THRESHOLD   0x68    /* write two pwm configs to control input threshold dac */
  69 #define REG_PWM1        0x70    /* write config for user pwm1 */
  70 #define REG_PWM2        0x78    /* write config for user pwm2 */
  71
  72 static int ctrl_in(const struct sr_dev_inst *sdi,
  73                    uint8_t bRequest, uint16_t wValue, uint16_t wIndex,
  74                    void *data, uint16_t wLength)
  75 {
  76         struct sr_usb_dev_inst *usb;
  77         int ret;
  78
  79         usb = sdi->conn;
  80
  81         if ((ret = libusb_control_transfer(
  82                      usb->devhdl, LIBUSB_REQUEST_TYPE_VENDOR | LIBUSB_ENDPOINT_IN,
  83                      bRequest, wValue, wIndex, (unsigned char *)data, wLength,
  84                      DEFAULT_TIMEOUT_MS)) != wLength) {
  85                 sr_err("failed to read %d bytes via ctrl-in %d %#x, %d: %s.",
  86                        wLength, bRequest, wValue, wIndex,
  87                        libusb_error_name(ret));
  88                 return SR_ERR;
  89         }
  90
  91         return SR_OK;
  92 }
  93
  94 static int ctrl_out(const struct sr_dev_inst *sdi,
  95                     uint8_t bRequest, uint16_t wValue, uint16_t wIndex,
  96                     void *data, uint16_t wLength)
  97 {
  98         struct sr_usb_dev_inst *usb;
  99         int ret;
 100
 101         usb = sdi->conn;
 102
 103         if ((ret = libusb_control_transfer(
 104                      usb->devhdl, LIBUSB_REQUEST_TYPE_VENDOR | LIBUSB_ENDPOINT_OUT,
 105                      bRequest, wValue, wIndex, (unsigned char*)data, wLength,
 106                      DEFAULT_TIMEOUT_MS)) != wLength) {
 107                 sr_err("failed to write %d bytes via ctrl-out %d %#x, %d: %s.",
 108                        wLength, bRequest, wValue, wIndex,
 109                        libusb_error_name(ret));
 110                 return SR_ERR;
 111         }
 112
 113         return SR_OK;
 114 }
 115
 116 static int upload_fpga_bitstream(const struct sr_dev_inst *sdi)
 117 {
 118         struct dev_context *devc;
 119         struct drv_context *drvc;
 120         struct sr_usb_dev_inst *usb;
 121         struct sr_resource bitstream;
 122         uint8_t buffer[sizeof(uint32_t)];
 123         uint8_t *wrptr;
 124         uint8_t cmd_resp;
 125         uint8_t block[4096];
 126         int len, act_len;
 127         unsigned int pos;
 128         int ret;
 129         unsigned int zero_pad_to = 0x2c000;
 130
 131         devc = sdi->priv;
 132         drvc = sdi->driver->context;
 133         usb = sdi->conn;
 134
 135         sr_info("Uploading FPGA bitstream '%s'.", FPGA_FIRMWARE);
 136
 137         ret = sr_resource_open(drvc->sr_ctx, &bitstream, SR_RESOURCE_FIRMWARE, FPGA_FIRMWARE);
 138         if (ret != SR_OK) {
 139                 sr_err("could not find la2016 firmware %s!", FPGA_FIRMWARE);
 140                 return ret;
 141         }
 142
 143         devc->bitstream_size = (uint32_t)bitstream.size;
 144         wrptr = buffer;
 145         write_u32le_inc(&wrptr, devc->bitstream_size);
 146         if ((ret = ctrl_out(sdi, CMD_FPGA_INIT, 0x00, 0, buffer, wrptr - buffer)) != SR_OK) {
 147                 sr_err("failed to give upload init command");
 148                 sr_resource_close(drvc->sr_ctx, &bitstream);
 149                 return ret;
 150         }
 151
 152         pos = 0;
 153         while (1) {
 154                 if (pos < bitstream.size) {
 155                         len = (int)sr_resource_read(drvc->sr_ctx, &bitstream, &block, sizeof(block));
 156                         if (len < 0) {
 157                                 sr_err("failed to read from fpga bitstream!");
 158                                 sr_resource_close(drvc->sr_ctx, &bitstream);
 159                                 return SR_ERR;
 160                         }
 161                 } else {
 162                         // fill with zero's until zero_pad_to
 163                         len = zero_pad_to - pos;
 164                         if ((unsigned)len > sizeof(block))
 165                                 len = sizeof(block);
 166                         memset(&block, 0, len);
 167                 }
 168                 if (len == 0)
 169                         break;
 170
 171                 ret = libusb_bulk_transfer(usb->devhdl, 2, (unsigned char*)&block[0], len, &act_len, DEFAULT_TIMEOUT_MS);
 172                 if (ret != 0) {
 173                         sr_dbg("failed to write fpga bitstream block at %#x len %d: %s.", pos, (int)len, libusb_error_name(ret));
 174                         ret = SR_ERR;
 175                         break;
 176                 }
 177                 if (act_len != len) {
 178                         sr_dbg("failed to write fpga bitstream block at %#x len %d: act_len is %d.", pos, (int)len, act_len);
 179                         ret = SR_ERR;
 180                         break;
 181                 }
 182                 pos += len;
 183         }
 184         sr_resource_close(drvc->sr_ctx, &bitstream);
 185         if (ret != 0)
 186                 return ret;
 187         sr_info("FPGA bitstream upload (%" PRIu64 " bytes) done.", bitstream.size);
 188
 189         if ((ret = ctrl_in(sdi, CMD_FPGA_INIT, 0x00, 0, &cmd_resp, sizeof(cmd_resp))) != SR_OK) {
 190                 sr_err("failed to read response after FPGA bitstream upload");
 191                 return ret;
 192         }
 193         if (cmd_resp != 0) {
 194                 sr_err("after fpga bitstream upload command response is 0x%02x, expect 0!", cmd_resp);
 195                 return SR_ERR;
 196         }
 197
 198         g_usleep(30000);
 199
 200         if ((ret = ctrl_out(sdi, CMD_FPGA_ENABLE, 0x01, 0, NULL, 0)) != SR_OK) {
 201                 sr_err("failed enable fpga");
 202                 return ret;
 203         }
 204
 205         g_usleep(40000);
 206         return SR_OK;
 207 }
 208
 209 static int set_threshold_voltage(const struct sr_dev_inst *sdi, float voltage)
 210 {
 211         struct dev_context *devc;
 212         int ret;
 213
 214         devc = sdi->priv;
 215
 216         uint16_t duty_R79,duty_R56;
 217         uint8_t buf[2 * sizeof(uint16_t)];
 218         uint8_t *wrptr;
 219
 220         /* clamp threshold setting within valid range for LA2016 */
 221         if (voltage > 4.0) {
 222                 voltage = 4.0;
 223         }
 224         else if (voltage < -4.0) {
 225                 voltage = -4.0;
 226         }
 227
 228         /*
 229          * The fpga has two programmable pwm outputs which feed a dac that
 230          * is used to adjust input offset. The dac changes the input
 231          * swing around the fixed fpga input threshold.
 232          * The two pwm outputs can be seen on R79 and R56 respectvely.
 233          * Frequency is fixed at 100kHz and duty is varied.
 234          * The R79 pwm uses just three settings.
 235          * The R56 pwm varies with required threshold and its behaviour
 236          * also changes depending on the setting of R79 PWM.
 237          */
 238
 239         /*
 240          * calculate required pwm duty register values from requested threshold voltage
 241          * see last page of schematic (on wiki) for an explanation of these numbers
 242          */
 243         if (voltage >= 2.9) {
 244                 duty_R79 = 0;           /* this pwm is off (0V)*/
 245                 duty_R56 = (uint16_t)(302 * voltage - 363);
 246         }
 247         else if (voltage <= -0.4) {
 248                 duty_R79 = 0x02D7;      /* 72% duty */
 249                 duty_R56 = (uint16_t)(302 * voltage + 1090);
 250         }
 251         else {
 252                 duty_R79 = 0x00f2;      /* 25% duty */
 253                 duty_R56 = (uint16_t)(302 * voltage + 121);
 254         }
 255
 256         /* clamp duty register values at sensible limits */
 257         if (duty_R56 < 10) {
 258                 duty_R56 = 10;
 259         }
 260         else if (duty_R56 > 1100) {
 261                 duty_R56 = 1100;
 262         }
 263
 264         sr_dbg("set threshold voltage %.2fV", voltage);
 265         sr_dbg("duty_R56=0x%04x, duty_R79=0x%04x", duty_R56, duty_R79);
 266
 267         wrptr = buf;
 268         write_u16le_inc(&wrptr, duty_R56);
 269         write_u16le_inc(&wrptr, duty_R79);
 270
 271         ret = ctrl_out(sdi, CMD_FPGA_SPI, REG_THRESHOLD, 0, buf, wrptr - buf);
 272         if (ret != SR_OK) {
 273                 sr_err("error setting new threshold voltage of %.2fV", voltage);
 274                 return ret;
 275         }
 276         devc->threshold_voltage = voltage;
 277
 278         return SR_OK;
 279 }
 280
 281 static int enable_pwm(const struct sr_dev_inst *sdi, uint8_t p1, uint8_t p2)
 282 {
 283         struct dev_context *devc;
 284         uint8_t cfg;
 285         int ret;
 286
 287         devc = sdi->priv;
 288         cfg = 0;
 289
 290         if (p1) cfg |= 1 << 0;
 291         if (p2) cfg |= 1 << 1;
 292
 293         sr_dbg("set pwm enable %d %d", p1, p2);
 294         ret = ctrl_out(sdi, CMD_FPGA_SPI, REG_PWM_EN, 0, &cfg, sizeof(cfg));
 295         if (ret != SR_OK) {
 296                 sr_err("error setting new pwm enable 0x%02x", cfg);
 297                 return ret;
 298         }
 299         devc->pwm_setting[0].enabled = (p1) ? 1 : 0;
 300         devc->pwm_setting[1].enabled = (p2) ? 1 : 0;
 301
 302         return SR_OK;
 303 }
 304
 305 static int set_pwm(const struct sr_dev_inst *sdi, uint8_t which, float freq, float duty)
 306 {
 307         int CTRL_PWM[] = { REG_PWM1, REG_PWM2 };
 308         struct dev_context *devc;
 309         pwm_setting_dev_t cfg;
 310         pwm_setting_t *setting;
 311         int ret;
 312         uint8_t buf[2 * sizeof(uint32_t)];
 313         uint8_t *wrptr;
 314
 315         devc = sdi->priv;
 316
 317         if (which < 1 || which > 2) {
 318                 sr_err("invalid pwm channel: %d", which);
 319                 return SR_ERR;
 320         }
 321         if (freq > MAX_PWM_FREQ) {
 322                 sr_err("pwm frequency too high: %.1f", freq);
 323                 return SR_ERR;
 324         }
 325         if (duty > 100 || duty < 0) {
 326                 sr_err("invalid pwm percentage: %f", duty);
 327                 return SR_ERR;
 328         }
 329
 330         cfg.period = (uint32_t)(PWM_CLOCK / freq);
 331         cfg.duty = (uint32_t)(0.5f + (cfg.period * duty / 100.));
 332         sr_dbg("set pwm%d period %d, duty %d", which, cfg.period, cfg.duty);
 333
 334         wrptr = buf;
 335         write_u32le_inc(&wrptr, cfg.period);
 336         write_u32le_inc(&wrptr, cfg.duty);
 337         ret = ctrl_out(sdi, CMD_FPGA_SPI, CTRL_PWM[which - 1], 0, buf, wrptr - buf);
 338         if (ret != SR_OK) {
 339                 sr_err("error setting new pwm%d config %d %d", which, cfg.period, cfg.duty);
 340                 return ret;
 341         }
 342         setting = &devc->pwm_setting[which - 1];
 343         setting->freq = freq;
 344         setting->duty = duty;
 345
 346         return SR_OK;
 347 }
 348
 349 static int set_defaults(const struct sr_dev_inst *sdi)
 350 {
 351         struct dev_context *devc;
 352         int ret;
 353
 354         devc = sdi->priv;
 355
 356         devc->capture_ratio = 5; /* percent */
 357         devc->cur_channels = 0xffff;
 358         devc->limit_samples = 5000000;
 359         devc->cur_samplerate = 200000000;
 360
 361         ret = set_threshold_voltage(sdi, devc->threshold_voltage);
 362         if (ret)
 363                 return ret;
 364
 365         ret = enable_pwm(sdi, 0, 0);
 366         if (ret)
 367                 return ret;
 368
 369         ret = set_pwm(sdi, 1, 1e3, 50);
 370         if (ret)
 371                 return ret;
 372
 373         ret = set_pwm(sdi, 2, 100e3, 50);
 374         if (ret)
 375                 return ret;
 376
 377         ret = enable_pwm(sdi, 1, 1);
 378         if (ret)
 379                 return ret;
 380
 381         return SR_OK;
 382 }
 383
 384 static int set_trigger_config(const struct sr_dev_inst *sdi)
 385 {
 386         struct dev_context *devc;
 387         struct sr_trigger *trigger;
 388         trigger_cfg_t cfg;
 389         GSList *stages;
 390         GSList *channel;
 391         struct sr_trigger_stage *stage1;
 392         struct sr_trigger_match *match;
 393         uint16_t ch_mask;
 394         int ret;
 395         uint8_t buf[4 * sizeof(uint32_t)];
 396         uint8_t *wrptr;
 397
 398         devc = sdi->priv;
 399         trigger = sr_session_trigger_get(sdi->session);
 400
 401         memset(&cfg, 0, sizeof(cfg));
 402
 403         cfg.channels = devc->cur_channels;
 404
 405         if (trigger && trigger->stages) {
 406                 stages = trigger->stages;
 407                 stage1 = stages->data;
 408                 if (stages->next) {
 409                         sr_err("Only one trigger stage supported for now.");
 410                         return SR_ERR;
 411                 }
 412                 channel = stage1->matches;
 413                 while (channel) {
 414                         match = channel->data;
 415                         ch_mask = 1 << match->channel->index;
 416
 417                         switch (match->match) {
 418                         case SR_TRIGGER_ZERO:
 419                                 cfg.level |= ch_mask;
 420                                 cfg.high_or_falling &= ~ch_mask;
 421                                 break;
 422                         case SR_TRIGGER_ONE:
 423                                 cfg.level |= ch_mask;
 424                                 cfg.high_or_falling |= ch_mask;
 425                                 break;
 426                         case SR_TRIGGER_RISING:
 427                                 if ((cfg.enabled & ~cfg.level)) {
 428                                         sr_err("Only one trigger signal with falling-/rising-edge allowed.");
 429                                         return SR_ERR;
 430                                 }
 431                                 cfg.level &= ~ch_mask;
 432                                 cfg.high_or_falling &= ~ch_mask;
 433                                 break;
 434                         case SR_TRIGGER_FALLING:
 435                                 if ((cfg.enabled & ~cfg.level)) {
 436                                         sr_err("Only one trigger signal with falling-/rising-edge allowed.");
 437                                         return SR_ERR;
 438                                 }
 439                                 cfg.level &= ~ch_mask;
 440                                 cfg.high_or_falling |= ch_mask;
 441                                 break;
 442                         default:
 443                                 sr_err("Unknown trigger value.");
 444                                 return SR_ERR;
 445                         }
 446                         cfg.enabled |= ch_mask;
 447                         channel = channel->next;
 448                 }
 449         }
 450         sr_dbg("set trigger configuration channels: 0x%04x, "
 451                "trigger-enabled 0x%04x, level-triggered 0x%04x, "
 452                "high/falling 0x%04x", cfg.channels, cfg.enabled, cfg.level,
 453                cfg.high_or_falling);
 454
 455         devc->had_triggers_configured = cfg.enabled != 0;
 456
 457         wrptr = buf;
 458         write_u32le_inc(&wrptr, cfg.channels);
 459         write_u32le_inc(&wrptr, cfg.enabled);
 460         write_u32le_inc(&wrptr, cfg.level);
 461         write_u32le_inc(&wrptr, cfg.high_or_falling);
 462         ret = ctrl_out(sdi, CMD_FPGA_SPI, REG_TRIGGER, 16, buf, wrptr - buf);
 463         if (ret != SR_OK) {
 464                 sr_err("error setting trigger config!");
 465                 return ret;
 466         }
 467
 468         return SR_OK;
 469 }
 470
 471 static int set_sample_config(const struct sr_dev_inst *sdi)
 472 {
 473         struct dev_context *devc;
 474         double clock_divisor;
 475         uint64_t total;
 476         int ret;
 477         uint16_t divisor;
 478         uint8_t buf[2 * sizeof(uint32_t) + 48 / 8 + sizeof(uint16_t)];
 479         uint8_t *wrptr;
 480
 481         devc = sdi->priv;
 482         total = 128 * 1024 * 1024;
 483
 484         if (devc->cur_samplerate > MAX_SAMPLE_RATE) {
 485                 sr_err("too high sample rate: %" PRIu64, devc->cur_samplerate);
 486                 return SR_ERR;
 487         }
 488
 489         clock_divisor = MAX_SAMPLE_RATE / (double)devc->cur_samplerate;
 490         if (clock_divisor > 0xffff)
 491                 clock_divisor = 0xffff;
 492         divisor = (uint16_t)(clock_divisor + 0.5);
 493         devc->cur_samplerate = MAX_SAMPLE_RATE / divisor;
 494
 495         if (devc->limit_samples > MAX_SAMPLE_DEPTH) {
 496                 sr_err("too high sample depth: %" PRIu64, devc->limit_samples);
 497                 return SR_ERR;
 498         }
 499
 500         devc->pre_trigger_size = (devc->capture_ratio * devc->limit_samples) / 100;
 501
 502         sr_dbg("set sampling configuration %.0fkHz, %d samples, trigger-pos %d%%",
 503                devc->cur_samplerate / 1e3, (unsigned int)devc->limit_samples, (unsigned int)devc->capture_ratio);
 504
 505         wrptr = buf;
 506         write_u32le_inc(&wrptr, devc->limit_samples);
 507         write_u8_inc(&wrptr, 0);
 508         write_u32le_inc(&wrptr, devc->pre_trigger_size);
 509         write_u32le_inc(&wrptr, ((total * devc->capture_ratio) / 100) & 0xFFFFFF00 );
 510         write_u16le_inc(&wrptr, divisor);
 511         write_u8_inc(&wrptr, 0);
 512
 513         ret = ctrl_out(sdi, CMD_FPGA_SPI, REG_SAMPLING, 0, buf, wrptr - buf);
 514         if (ret != SR_OK) {
 515                 sr_err("error setting sample config!");
 516                 return ret;
 517         }
 518
 519         return SR_OK;
 520 }
 521
 522 /**
 523  * lowest 2 bit are probably:
 524  * 2: recording
 525  * 1: finished
 526  * next 2 bit indicate whether we are still waiting for triggering
 527  * 0: waiting
 528  * 3: triggered
 529  */
 530 static uint16_t run_state(const struct sr_dev_inst *sdi)
 531 {
 532         uint16_t state;
 533         int ret;
 534
 535         if ((ret = ctrl_in(sdi, CMD_FPGA_SPI, REG_RUN, 0, &state, sizeof(state))) != SR_OK) {
 536                 sr_err("failed to read run state!");
 537                 return ret;
 538         }
 539         sr_dbg("run_state: 0x%04x", state);
 540
 541         return state;
 542 }
 543
 544 static int set_run_mode(const struct sr_dev_inst *sdi, uint8_t fast_blinking)
 545 {
 546         int ret;
 547
 548         if ((ret = ctrl_out(sdi, CMD_FPGA_SPI, REG_RUN, 0, &fast_blinking, sizeof(fast_blinking))) != SR_OK) {
 549                 sr_err("failed to send set-run-mode command %d", fast_blinking);
 550                 return ret;
 551         }
 552
 553         return SR_OK;
 554 }
 555
 556 static int get_capture_info(const struct sr_dev_inst *sdi)
 557 {
 558         struct dev_context *devc;
 559         int ret;
 560         uint8_t buf[3 * sizeof(uint32_t)];
 561         const uint8_t *rdptr;
 562
 563         devc = sdi->priv;
 564
 565         if ((ret = ctrl_in(sdi, CMD_FPGA_SPI, REG_SAMPLING, 0, buf, sizeof(buf))) != SR_OK) {
 566                 sr_err("failed to read capture info!");
 567                 return ret;
 568         }
 569
 570         rdptr = buf;
 571         devc->info.n_rep_packets = read_u32le_inc(&rdptr);
 572         devc->info.n_rep_packets_before_trigger = read_u32le_inc(&rdptr);
 573         devc->info.write_pos = read_u32le_inc(&rdptr);
 574
 575         sr_dbg("capture info: n_rep_packets: 0x%08x/%d, before_trigger: 0x%08x/%d, write_pos: 0x%08x%d",
 576                devc->info.n_rep_packets, devc->info.n_rep_packets,
 577                devc->info.n_rep_packets_before_trigger, devc->info.n_rep_packets_before_trigger,
 578                devc->info.write_pos, devc->info.write_pos);
 579
 580         if (devc->info.n_rep_packets % 5)
 581                 sr_warn("number of packets is not as expected multiples of 5: %d", devc->info.n_rep_packets);
 582
 583         return SR_OK;
 584 }
 585
 586 SR_PRIV int la2016_upload_firmware(struct sr_context *sr_ctx, libusb_device *dev, uint16_t product_id)
 587 {
 588         char fw_file[1024];
 589         snprintf(fw_file, sizeof(fw_file) - 1, UC_FIRMWARE, product_id);
 590         return ezusb_upload_firmware(sr_ctx, dev, USB_CONFIGURATION, fw_file);
 591 }
 592
 593 SR_PRIV int la2016_setup_acquisition(const struct sr_dev_inst *sdi)
 594 {
 595         struct dev_context *devc;
 596         int ret;
 597         uint8_t cmd;
 598
 599         devc = sdi->priv;
 600
 601         ret = set_threshold_voltage(sdi, devc->threshold_voltage);
 602         if (ret != SR_OK)
 603                 return ret;
 604
 605         cmd = 0;
 606         if ((ret = ctrl_out(sdi, CMD_FPGA_SPI, REG_CAPT_MODE, 0, &cmd, sizeof(cmd))) != SR_OK) {
 607                 sr_err("failed to send stop sampling command");
 608                 return ret;
 609         }
 610
 611         ret = set_trigger_config(sdi);
 612         if (ret != SR_OK)
 613                 return ret;
 614
 615         ret = set_sample_config(sdi);
 616         if (ret != SR_OK)
 617                 return ret;
 618
 619         return SR_OK;
 620 }
 621
 622 SR_PRIV int la2016_start_acquisition(const struct sr_dev_inst *sdi)
 623 {
 624         return set_run_mode(sdi, 3);
 625 }
 626
 627 SR_PRIV int la2016_stop_acquisition(const struct sr_dev_inst *sdi)
 628 {
 629         return set_run_mode(sdi, 0);
 630 }
 631
 632 SR_PRIV int la2016_abort_acquisition(const struct sr_dev_inst *sdi)
 633 {
 634         return la2016_stop_acquisition(sdi);
 635 }
 636
 637 SR_PRIV int la2016_has_triggered(const struct sr_dev_inst *sdi)
 638 {
 639         uint16_t state;
 640
 641         state = run_state(sdi);
 642
 643         return (state & 0x3) == 1;
 644 }
 645
 646 SR_PRIV int la2016_start_retrieval(const struct sr_dev_inst *sdi, libusb_transfer_cb_fn cb)
 647 {
 648         struct dev_context *devc;
 649         struct sr_usb_dev_inst *usb;
 650         int ret;
 651         uint8_t wrbuf[2 * sizeof(uint32_t)];
 652         uint8_t *wrptr;
 653         uint32_t to_read;
 654         uint8_t *buffer;
 655
 656         devc = sdi->priv;
 657         usb = sdi->conn;
 658
 659         if ((ret = get_capture_info(sdi)) != SR_OK)
 660                 return ret;
 661
 662         devc->n_transfer_packets_to_read = devc->info.n_rep_packets / NUM_PACKETS_IN_CHUNK;
 663         devc->n_bytes_to_read = devc->n_transfer_packets_to_read * TRANSFER_PACKET_LENGTH;
 664         devc->read_pos = devc->info.write_pos - devc->n_bytes_to_read;
 665         devc->n_reps_until_trigger = devc->info.n_rep_packets_before_trigger;
 666
 667         sr_dbg("want to read %d tfer-packets starting from pos %d",
 668                devc->n_transfer_packets_to_read, devc->read_pos);
 669
 670         if ((ret = ctrl_out(sdi, CMD_BULK_RESET, 0x00, 0, NULL, 0)) != SR_OK) {
 671                 sr_err("failed to reset bulk state");
 672                 return ret;
 673         }
 674         sr_dbg("will read from 0x%08x, 0x%08x bytes", devc->read_pos, devc->n_bytes_to_read);
 675         wrptr = wrbuf;
 676         write_u32le_inc(&wrptr, devc->read_pos);
 677         write_u32le_inc(&wrptr, devc->n_bytes_to_read);
 678         if ((ret = ctrl_out(sdi, CMD_FPGA_SPI, REG_BULK, 0, wrbuf, wrptr - wrbuf)) != SR_OK) {
 679                 sr_err("failed to send bulk config");
 680                 return ret;
 681         }
 682         if ((ret = ctrl_out(sdi, CMD_BULK_START, 0x00, 0, NULL, 0)) != SR_OK) {
 683                 sr_err("failed to unblock bulk transfers");
 684                 return ret;
 685         }
 686
 687         to_read = devc->n_bytes_to_read;
 688         if (to_read > LA2016_BULK_MAX)
 689                 to_read = LA2016_BULK_MAX;
 690
 691         buffer = g_try_malloc(to_read);
 692         if (!buffer) {
 693                 sr_err("Failed to allocate %d bytes for bulk transfer", to_read);
 694                 return SR_ERR_MALLOC;
 695         }
 696
 697         devc->transfer = libusb_alloc_transfer(0);
 698         libusb_fill_bulk_transfer(
 699                 devc->transfer, usb->devhdl,
 700                 0x86, buffer, to_read,
 701                 cb, (void *)sdi, DEFAULT_TIMEOUT_MS);
 702
 703         if ((ret = libusb_submit_transfer(devc->transfer)) != 0) {
 704                 sr_err("Failed to submit transfer: %s.", libusb_error_name(ret));
 705                 libusb_free_transfer(devc->transfer);
 706                 devc->transfer = NULL;
 707                 g_free(buffer);
 708                 return SR_ERR;
 709         }
 710
 711         return SR_OK;
 712 }
 713
 714 SR_PRIV int la2016_init_device(const struct sr_dev_inst *sdi)
 715 {
 716         int ret;
 717         uint32_t i1;
 718         uint32_t i2[2];
 719         uint16_t state;
 720
 721         if ((ret = ctrl_in(sdi, CMD_EEPROM, 0x20, 0, &i1, sizeof(i1))) != SR_OK) {
 722                 sr_err("failed to read eeprom bytes from address 0x20");
 723                 return ret;
 724         }
 725         sr_dbg("eeprom bytes from address 0x20: 0x%08x", i1);
 726
 727         if ((ret = ctrl_in(sdi, CMD_EEPROM, 0x08, 0, &i2, sizeof(i2))) != SR_OK) {
 728                 sr_err("failed to read eeprom bytes from address 0x08");
 729                 return ret;
 730         }
 731         sr_dbg("eeprom bytes from address 0x08: 0x%08x, 0x%08x", i2[0], i2[1]);
 732
 733         if ((ret = upload_fpga_bitstream(sdi)) != SR_OK) {
 734                 sr_err("failed to upload fpga bitstream");
 735                 return ret;
 736         }
 737
 738         if (run_state(sdi) == 0xffff) {
 739                 sr_err("run_state after fpga bitstream upload is 0xffff!");
 740                 return SR_ERR;
 741         }
 742
 743         state = run_state(sdi);
 744         if (state != 0x85e9)
 745                 sr_warn("expect run state to be 0x85e9, but it reads 0x%04x", state);
 746
 747         if ((ret = ctrl_out(sdi, CMD_BULK_RESET, 0x00, 0, NULL, 0)) != SR_OK) {
 748                 sr_err("failed to send CMD_BULK_RESET");
 749                 return ret;
 750         }
 751         sr_dbg("device should be initialized");
 752
 753         return set_defaults(sdi);
 754 }
 755
 756 SR_PRIV int la2016_deinit_device(const struct sr_dev_inst *sdi)
 757 {
 758         int ret;
 759
 760         if ((ret = ctrl_out(sdi, CMD_FPGA_ENABLE, 0x00, 0, NULL, 0)) != SR_OK) {
 761                 sr_err("failed to send deinit command");
 762                 return ret;
 763         }
 764
 765         return SR_OK;
 766 }